内核 SLR 和 DDR 存储器分配 - 2022.1 简体中文

Vitis 统一软件平台文档 应用加速开发 (UG1393)

Document ID
UG1393
Release Date
2022-05-25
Version
2022.1 简体中文

就频率和资源而言,内核计算单元 (CU) 实例和 DDR 存储器资源布局规划是满足设计结果质量的关键。布局规划包括将 CU(内核实例)显式分配至 SLR 和将 CU 映射至 DDR 存储器资源。在进行布局规划时,需要考虑 CU 资源使用情况和 DDR 存储器带宽要求。

最大的赛灵思 FPGA 由多个堆叠硅片裸片组成。每个栈被称为一个超级逻辑区域 (SLR),具有固定量的资源和存储器,包括 DDR 接口。如需了解可用于定制逻辑的可用器件 SLR 资源,请参阅 Vitis 软件平台版本说明,或者可使用 platforminfo 实用工具来显示这些资源,如 platforminfo 实用工具 中所述。

您可以使用实际内核资源利用率值来帮助跨 SLR 分配 CU,从而降低任一 SLR 中的拥塞。系统会在设计周期早期估算内核所使用的资源(LUT、触发器、BRAM 等)的数量。在硬件仿真和编译期间,可通过命令行或 GUI 生成报告,如 系统估算报告 中所述。

该信息可搭配可用的 SLR 资源一起使用,以帮助将 CU 分配至 SLR,以免过度使用任一 SLR。SLR 中的拥塞越少,工具就能更有效地将设计映射至 FPGA 资源并满足您的性能目标。如需了解有关映射存储器资源和 CU 的信息,请参阅 将内核端口映射到存储器将计算单元分配给 SLR

注释: 虽然计算单元可以连接至任何可用的 DDR 存储器资源,但是在分配至 SLR 时还必须考虑内核的带宽要求。

在将您的 CU 分配至 SLR 后,请将所有 CU AXI 主端口映射至 DDR 存储器资源。赛灵思推荐将这些 CU 主端口连接至与该 CU 相同的 SLR 中的 DDR 存储器资源。这样可以为有限的 SLR 交汇连接资源减少竞争。此外,SLR 之间的连接使用超长线路 (SLL) 布线资源,这会造成了比标准 SLR 内部布线更大的延迟。

要连接到其它 SLR 中的 DDR 资源,可能需要跨 SLR 区域。但是,如果 connectivity.spconnectivity.slr 指令都已显式定义,则工具会自动添加额外的交汇逻辑,以便将 SLL 延迟的影响降到最低并促进时序收敛。