在 Vitis 核开发套件中，目标器件可包含赛灵思 MPSoC
Kria™
SOM、Versal ACAP 或
UltraScale+™
FPGA，通过 PCIe 总线连接到处理器（如 x86 主机），或者通过 AXI4 接口连接到 Arm 处理器。FPGA 包含一个可编程区域，此区域可实现和执行器件二进制文件 (.xclbin)，该二进制文件将硬件内核封装为已编译的赛灵思对象 (.xo) 文件。
FPGA 平台包含一个或多个全局存储体。从 CPU 到内核以及从内核到 CPU 的数据传输正是通过这些全局存储体来完成的。FPGA 中运行的内核可包含一个或多个存储器接口 (m_axi)。用户可配置从全局存储体到这些存储器接口的连接，并通过 Vitis 链接选项来定义这些连接，如 链接内核 中所述。内核还能使用串流接口 (axis) 在不同内核之间直接进行串流。串流连接还可通过 v++ 链接选项来进行管理。
在赛灵思器件二进制文件 (.xclbin) 的 PL 中可以实现多个内核 (.xo)，从而实现显著的应用加速。单一内核也可以多次进行例化。内核实例数量属于可编程要素，用户可在构建 FPGA 二进制文件时，通过指定链接选项来确定数量。如需了解有关指定这些选项的更多信息，请参阅 链接内核。