Vitis 核开发套件在链接进程中会调用 Vivado Design Suite,以便在生成 FPGA 二进制文件 (.xclbin) 时自动运行 RTL 综合与实现。您也可以选择直接在 Vitis IDE 内启动 Vivado 工具,与工程进行交互以便对 FPGA 二进制文件执行综合与实现。有 3 条命令可用于支持通过 Vitis IDE 与 Vivado 工具进行交互,这些命令可通过 (赛灵思 > Vivado 集成)菜单来访问:
提示: 在 IDE 中必须打开
hw_link
工程,并且必须将其作为当前工程才能使用这些选项。- Open Vivado Project
- 这样即可自动打开与硬件构建配置关联的 Vivado 工程 (.xpr)。为了正常使用该功能,您必须先前已完成硬件构建,这样 Vivado 工程才会存在并且可用于构建。
打开 Vivado 工程会启动 Vivado IDE 并打开实现设计检查点 (DCP) 文件以编辑该工程,并允许您更为直接地管理综合与实现的结果。随后,您即可在此基础上,通过选择Import Design Checkpoint(导入设计检查点)来生成 FPGA 二进制文件。
- Import Design Checkpoint
- 允许您指定 Vivado DCP 文件,用作为硬件构建的基础以及用于生成 FPGA 二进制文件。
- Import Vivado Settings
- 允许您指定 Vivado 工具所使用的配置文件(如 Vitis 编译器配置文件 中所述)以供在链接进程中使用。
在独立模式下使用 Vivado IDE 可以利用各种综合和实现选项来进一步最优化内核的性能和区域。还有其它选项可供您用于与 FPGA 构建进程进行交互。如需了解更多信息,请参阅 管理 Vivado 综合与实现结果。
重要: 在独立工程中所应用的最优化开关并不会被自动整合回 Vitis IDE 构建配置中。您需要使用
v++ --config
文件选项来确保为构建指定各种综合与实现属性。如需了解更多信息,请参阅 Vitis 编译器命令。