如果您从 Vitis IDE 启动“RTL Kernel”Wizard，单击Summary页面上的OK后，将打开 Vivado Design Suite，其中包含 IP 工程示例，您可根据此示例完成自己的 RTL 内核代码。
如果您从 Vivado IP 目录内启动“RTL Kernel”Wizard，那么单击Summary页面上的OK后，“RTL Kernel”Wizard 将例化到您的当前工程中。您必须在其中执行以下步骤：
- 当Generate Output Products（生成输出文件）对话框出现时，单击Skip（跳过）以将其关闭。
- 右键单击已添加到Sources（源）视图中的 <kernel_name>.xci 文件，然后选择Open IP Example Design（打开 IP 设计示例）。
- 在Open Example Design对话框中，指定Example project directory（工程示例目录），或者接受默认值，然后单击OK。 提示： 这样会为 RTL 内核 IP 创建一个工程示例。此 IP 工程示例与从 Vitis IDE 启动“RTL Kernel”Wizard 时创建的工程示例相同，您将在其中完成内核开发工作。
- 现在，您可以关闭从中启动“RTL Kernel”Wizard 的原 Vivado 工程了。
IP 工程示例将以顶层 RTL 内核文件来填充，此文件包含 Verilog 示例和控制寄存器，如 RTL 类型的内核工程 中所述。顶层 Verilog 日志文件包含预期的输入/输出信号和参数。这些顶层端口将与内核规范文件 (kernel.xml) 相匹配，并且可与您的 RTL 代码相结合以使 RTL 内核更完整。
顶层文件中定义的 AXI4 接口包含生成高效且高吞吐量接口所需的一小部分 AXI4 信号。不显示的信号在连接到 AXI 系统其余部分时将继承经优化的默认值。这些最优化的默认值允许系统省略不需要的 AXI 功能，从而节省面积并降低复杂性。如果您的 RTL 代码包含已省略的 AXI 信号，那么您可将这些信号添加到顶层 RTL 内核文件中的端口，IP 封装器将对其进行相应调整。
该过程的下一步是自定义内核的内容，然后将这些内容封装到赛灵思对象 (xo) 文件中。