确定内核布局和连接 - 2022.1 简体中文

Vitis 统一软件平台文档 应用加速开发 (UG1393)

Document ID
UG1393
Release Date
2022-05-25
Version
2022.1 简体中文

最终确定内核边界后,开发者即可明确要例化的内核数量,以及需要连接到全局存储器资源的端口数量。

此时,了解目标平台的功能以及可用的全局存储器资源就显得至关重要。例如, Alveo™ U200 数据中心加速器卡具有 4 x 16 GB 的 DDR4 存储体和 3 x 128 KB 的 PLRAM 存储体,分布在 3 个超级逻辑区域 (SLR) 内。如需了解更多信息,请参阅 Vitis 软件平台版本说明

如果把内核比作工厂,那么全局存储体就是货物进出工厂的仓库。SLR 类似于独立的工业区,其中已存在仓库,并且可建造工厂。虽然可以将货物从一个区域的仓库转移到另一个区域的工厂,但这可能会增加延迟和复杂性。

使用多个 DDR 有助于平衡数据传输负载并提高性能。但是,这附带有成本,因为每个 DDR 控制器都会占用器件资源。在决定如何将内核端口连接到存储体时,请权衡考虑这些注意事项。如 将内核端口映射到存储器 中所述,这些连接是通过简单的编译器开关来建立的,因此可以很方便地根据需要更改配置。

完善架构细节后,开发者应已掌握了开始实现内核以及最终组装整个应用所需的所有信息。