管理 Vivado 综合与实现结果 - 2022.1 简体中文

Vitis 统一软件平台文档 应用加速开发 (UG1393)

Document ID
UG1393
Release Date
2022-05-25
Version
2022.1 简体中文
提示: 本主题要求了解 Vivado Design Suite 工具和 UltraFast 设计方法指南(适用于赛灵思 FPGA 和 SoC)(UG949) 中所述的设计方法论。

在大部分情况下,Vitis 环境将可编程逻辑区域的底层综合与实现进程完全抽象出来,因为 CU 与硬件平台相链接,并生成 FPGA 二进制文件 (xclbin)。这样即可使硬件开发者免于处理典型的硬件开发进程,以及诸如逻辑布局和布线延迟之类的约束的管理工作。Vitis 工具可以自动执行大部分 FPGA 实现进程。

但在某些情况下,您可能想要对 Vitis 编译器所部署的某些综合与实现进程稍作控制,尤其是在实现大型设计时。为此,Vitis 工具通过特定选项来提供部分控制,这些选项可在 v++ 配置文件中指定,或者也可以从命令行来指定。以下是支持您与 Vivado 综合与实现结果进行交互并控制这些结果的部分方法。

  • 使用 --vivado 选项来管理 Vivado 工具。
  • 使用多种实现策略在困难设计上实现时序收敛。
  • 使用 -to_step-from_step 选项将编译或链接进程运行至某个特定步骤、对设计执行部分手动干预,然后从该步骤恢复执行。
  • 以交互方式编辑 Vivado 工程并使用生成的 FPGA 二进制文件结果。