面向 RTL 设计师的数据中心加速简介 - 2022.1 简体中文

Vitis 统一软件平台文档 应用加速开发 (UG1393)

Document ID
UG1393
Release Date
2022-05-25
Version
2022.1 简体中文

如果您是 RTL 设计者并且希望使用基于 AMD/赛灵思 FPGA 的 Alveo 加速器卡来加速自己的数据中心应用,那么本文档正是为您准备的。Vitis 应用加速开发流程可提供模型,用于将 RTL 设计和主机应用组合到 Alveo 加速器卡上运行的统一系统内。本指南的目标是介绍相关关键概念,以便 RTL 设计师认识 Vitis 工具并掌握其使用方法。

以下提供了使用 RTL 设计在 FPGA 上创建加速应用的关键概念:

  • 加速数据中心应用拆分为在 CPU 和 RTL 设计上运行的主机代码或者在 Alveo 加速器卡上的可编程逻辑 (PL) 区域运行的 RTL 内核。
  • Vitis 支持使用现有 RTL 设计,通过使用 Vivado IP 封装器将 IP 封装为 RTL 内核,并对其进行有限的更改来满足接口要求。
  • x86 CPU 上运行的主机应用使用赛灵思的 Xilinx Runtime (XRT) API 与器件和加速器进行交互。XRT API 允许应用对加速器内的任意地址映射寄存器进行读取或写入,并在 Alveo 卡中的全局存储器上执行数据缓冲器的往来传输。
  • 主机与加速器卡的全局存储器之间的数据传输会引发时延,这可能牺牲总体应用性能。为了在真实系统中实现加速,RTL 内核的性能必须大于数据传输所添加的时延。
  • 对于使用 Vitis 工具执行继承,来自 Vivado IP 的 RTL 内核几乎没有信号要求;但这些内核应包含用于访问地址映射寄存器的 AXI4-Lite 接口、用于连接至全局存储器的 AXI4 存储器映射接口以及用于操作的时钟和复位。

本指南后续章节将提供有关使用 Alveo 加速器卡、将 RTL 设计封装为内核供 Vitis 编译器使用以及使用 XRT 本机 API 为集成应用创建主机程序的详细讲解。各章节还提供了其它参考信息以便您查阅,帮助您更深入理解 Vitis 工具和开发环境。