C 语言综合的输出 - 2022.1 Chinese

Vitis 高层次综合用户指南 (UG1399)

Document ID
UG1399
Release Date
2022-06-07
Version
2022.1 简体中文

完成综合后,就会在 solution 文件夹内创建 syn 文件夹。该文件夹包含以下元素:

  • verilogvhdl 文件夹包含输出 RTL 文件。
    • 顶层文件与综合的顶层函数同名。
    • 针对尚未内联到更高层次的函数中的每个子函数,都会创建一个 RTL 文件。
    • 此外还可能包含其它 RTL 文件,用于实现 RTL 层级的子块,例如,块 RAM 和流水打拍乘法器。
  • report 文件夹包含顶层函数的报告文件,对于 Vitis HLS 尚未内联到更高层次函数中的每个子函数,还各包含一个报告文件。顶层函数的报告提供了有关整个设计的详细信息。
重要: syn/verilogsyn/vhdl 文件夹内生成的 RTL 文件不应用于在 Vivado 工具内进行综合。应改为使用搭配 Vitis 应用加速开发流程或 Vivado Design Suite 一起使用的已封装的输出文件,如 导出 RTL 设计 中所述。如果 Vitis HLS 在生成的 RTL 代码内使用赛灵思 IP,例如,用于搭配浮点设计使用,那么 verilogvhdl 文件夹包含一个脚本,用于在赛灵思工具执行 RTL 综合期间创建该 IP。如果在 syn/verilogsyn/vhdl 文件夹内将这些文件直接用于 RTL 综合,则还必须正确使用这些文件夹内包含的任意脚本文件。如果使用封装的输出,则此进程将由赛灵思工具自动执行。