Vitis Model Composer ユーザーガイド (UG1483) - 2022.2 日本語

Document ID: UG1483
Release Date: 2023-01-13
Version: 2022.2 日本語

概要
この資料に関連する設計プロセス
概要
新機能および制限
インストール
サポートされる MATLAB バージョンおよびオペレーティングシステム
推奨されるディスプレイの解像度
HDL ライブラリ
概要
FIR フィルターの生成
MATLAB のサポート
ハードウェア協調シミュレーション
システム統合プラットフォーム
インストール後のタスク
ザイリンクス HDL ライブラリのコンパイル
Model Composer の HDL ブロックキャッシュの管理
Model Composer HDL ブロックセットでのボードサポートの指定
ハードウェア協調シミュレーションのサポート
サポートされない UNC パス
HDL ライブラリを使用するハードウェアデザイン
Model Composer を使用したデザインフロー
アルゴリズムの検討
大型デザインの一部としてのインプリメント
完成したデザインのインプリメント
DSP 設計に関する注意事項
ハードウェア設計に関する注意事項
Vitis Model Composer でのシステムレベルのモデリング
Model Composer の HDL ブロックセット
信号型
浮動小数点型
AXI 信号グループ
ビット精度およびサイクル精度のモデリング
タイミングとクロック
同期化のメカニズム
ブロックマスクとパラメーターの伝搬
自動コード生成
Model Composer Hub を使ったコンパイルとシミュレーション
コンパイル結果
制約ファイルの使用
マルチサイクルパス制約
IOB タイミング制約と配置制約
[Clock Enables] マルチレートインプリメンテーション
IP インスタンスのキャッシュ
Vivado プロジェクト
HDL テストベンチ
MATLAB の FPGA へのコンパイル
単純なセレクター
単純な算術演算
レイテンシのある複素乗算器
シフト操作
MCode ブロックにパラメーターを渡す
オプションの入力ポート
有限ステートマシン
パラメーター指定可能なアキュムレータ
FIR 例とシステム検証
RPN カリキュレーター
disp 関数の例
Model Composer HDL デザインの大型システムへのインポート
HDL ネットリストコンパイル
デザインルールの統合
バリアントサブシステムと Vitis Model Composer
バリアントサブシステムの定義
バリアントサブシステムの使用
FPGA デザインのパフォーマンスを向上するためのヒント
各ブロックのパラメーターダイアログボックスに含まれている「Hardware Notes」
デザインの入力と出力にレジスタを付ける
パイプラインレジスタを挿入する
[Saturate] および [Round] オプションは必要な場合以外は使用しない
すべての Gateway ブロックでデータレートオプションを設定
最高のパフォーマンスを得るためのパイプライン処理
その他の方法
FDATool を使用したデジタルフィルターアプリケーション
複数の独立クロックのハードウェアデザイン
クロックドメイン内のブロックのグループ化
非同期クロックドメインを作成するために使用する HDL ブロック
Vitis Model Composer Hub ブロックの設定
クロック伝搬アルゴリズム
クロック伝搬のデバッグ
複数のクロックドメイン信号のデバッグ
コード生成
既知の問題
AXI インターフェイス
Model Composer での AXI4-Stream のサポート
Model Composer での AXI4-Stream ブロック
AXI4-Lite インターフェイスの生成
Vitis Model Composer での AXI4-Lite インターフェイスの合成
AXI4-Lite インターフェイス用デザイン設定
Vivado IP インテグレーターで使用するためのデザインのパッケージ
生成結果の詳細
AXI4-Lite インターフェイスへのマップ
複数の AXI4-Lite インターフェイスの管理
アドレス生成
Vivado IDE サンプルプロジェクトの特徴
ソフトウェアドライバー
AXI4-Lite インターフェイス生成での既知の問題
Model Composer でのプラットフォームベースのアクセラレータの調整
手順 1: Vivado で IP インテグレーターブロック図 (.bd) として接続プラットフォームを作成
手順 2: BD ファイルを解析し、ロケーションが割り当てられていないポートおよびインターフェイスを Model Composer にインポート
手順 3: Model Composer でロジックを BD ソケットに接続
手順 4: アクセラレータモデル (IP カタログフロー) をコンパイルして、デザインを作成
Model Composer のスーパーサンプルレート (SSR) ブロックの使用
Model Composer での解析
Vitis Model Composer でのタイミング解析
タイミング解析の実行
タイミング解析結果からモデルへのクロスプローブ
既存のタイミング解析結果へのアクセス
タイミング違反のトラブルシューティングに関する推奨事項
Vitis Model Composer でのリソース解析
リソース解析の実行
リソース解析結果からモデルへのクロスプローブ
既存のリソース解析結果の表示
リソース解析を使用した最適化に関する推奨事項
ハードウェア協調シミュレーションの使用
ハードウェア協調シミュレーション用のモデルのコンパイル
標準ハードウェア協調シミュレーションの実行
バーストモードのハードウェア協調シミュレーションの実行
ハードウェア協調シミュレーションへの M コードアクセス
ハードウェアボードの設定
JTAG ハードウェア協調シミュレーション用の KC705 ボードの設定
ハードウェア協調シミュレーションブロック
JTAG ハードウェア協調シミュレーションブロックのブロックパラメーター
ハードウェア協調シミュレーションのクロック
クロッキングモード
ハードウェア協調シミュレーションのバーストデータ転送
ハードウェア協調シミュレーションの概要
バーストデータ転送モード
バーストデータ転送モードの使用方法
HDL モジュールのインポート
ブラックボックス HDL の要件および制限事項
ブラックボックスコンフィギュレーション M 関数
言語の選択
最上位エンティティの指定
ポートブロックの定義
新しいポートの追加
ポートオブジェクトの取得
ポートタイプの設定
シミュレーション用の双方向ポートの設定
ポートサンプルレートの設定
ダイナミック出力ポート
ブラックボックスのクロッキング
組み合わせパス
VHDL ジェネリックおよび Verilog パラメーターの指定
ブラックボックスの VHDL ライブラリサポート
エラーチェック
ブラックボックス API
SysgenBlockDescriptor のメンバー変数
SysgenBlockDescriptor のメソッド
SysgenPortDescriptor のメンバー変数
SysgenPortDescriptor のメソッド
ブラックボックスでの複数の独立クロックのサポート
ポート接続のデザインルールチェック
ポートサンプルレートの設定
ブラックボックスのクロッキング
HDL 協調シミュレーション
HDL シミュレータの設定
複数のブラックボックスの協調シミュレーション
Black Box Configuration ウィザード
ウィザードの使用
Black Box Configuration ウィザードの詳細設定
HDL ライブラリデザインのコンパイルタイプ
HDL ネットリストコンパイル
ハードウェア協調シミュレーションコンパイル
IP カタログのコンパイル
IP カタログフロー
IP モジュールにテストベンチを含める
IP モジュールへのインターフェイスに関する資料の追加
Vivado IP カタログへの生成された IP の追加
合成済みチェックポイントのコンパイル
カスタムコンパイルターゲットの作成
カスタムコンパイルターゲットの作成
xilinx_compilation ベースクラス
新しいコンパイルターゲットの作成
ヘルパー関数の実行
コンパイルターゲットの変更
既存のコンパイルターゲットの追加
カスタムコンパイルターゲットの保存
カスタムコンパイルターゲットの削除
ベースクラスプロパティおよび API
Vivado プロジェクト関連のプロパティ
Vivado IDE プロジェクト生成関連の関数
デザイン情報
カスタムコンパイルターゲットの作成例
例 1: インプリメンテーションターゲットの作成
例 2: ビットストリームターゲットの作成
ザイリンクス波形ビューアー
波形ビューアーのファイル
波形ビューアーの起動
波形ビューアーへの信号の追加
波形ビューアーから信号を削除
波形ビューアーとモデル間のクロスプローブ
波形表示の削除
波形表示のカスタマイズおよび波形の解析
波形ビューアーの使用に関するヒント
波形ビューアーを閉じる
HLS ライブラリ
概要
Model Composer デザインの作成
新規モデルの作成
モデルへのブロックの追加
ブロックの接続
データ型の使用
固定小数点型の使用
half 型の使用
データ型式の使用
オーバーフローの管理
オーバーフローモード
オーバーフロー警告の設定
最上位サブシステムモジュールの作成
C/C++ コードのカスタムブロックとしてのインポート
概要
xmcImportFunction コマンドの使用
Model Composer への C/C++ のインポート
複素型の使用
関数テンプレートを使用したブロックの定義
データ型の関数テンプレート
カスタマイズパラメーターの定義
xmcImportFunction のプラグマ
XMC SUPPORTS_STREAMING
XMC BUFFER_DEPTH
XMC THROUGHPUT_FACTOR
ライブラリブラウザーへのユーザーライブラリの追加
インポートしたブロックのデバッグ
デバッグモードのイネーブル
デバッグツールの起動
インポートした関数のブレークポイントの設定
デバッグの MATLAB プロセスへの接続
xmcImportFunctionSettings コマンドの構文
出力の生成
概要
Vitis Model Composer Hub
インプリメンテーションのスループットの制御
概要
Hub ブロックからのスループット係数の設定
スループット制御を使用する際の制限
例を使用したスループット制御の理解
インターフェイス仕様の定義
Vivado 用 IP パッケージの生成
C++ コードの生成
Model Composer のログファイル
デザインのシミュレーションおよび検証
概要
Simulink でのシミュレーション
HLS ブロックキャッシュの管理
C++ コードの検証
C/RTL コードの検証
ターゲットデバイスまたはボードの選択
[Device Chooser] ダイアログボックス
AI エンジンライブラリ
概要
AI エンジン
適応型エンジンおよびスカラーエンジン
AI エンジンカーネル
AI エンジングラフ
AI エンジン運用における Vitis Model Composer
Vitis Model Composer を使用した AI エンジンデザインの作成
カーネルの準備
データアクセスのメカニズム
ランタイムパラメーターの指定
AI エンジンコードをブロックとしてインポート
可変サイズの信号
AI エンジンカーネルのインポート
非クラスベースのカーネル
ウィンドウベースカーネルのインポート
ストリームベースのカーネルのインポート
ランタイムパラメーターを含む AI エンジンカーネルのインポート
関数テンプレートを含む AI エンジンカーネルのインポート
テンプレートの特殊化
クラスベースカーネル
デフォルトコンストラクターを含むカーネルクラス
パラメーター指定コンストラクターを含むクラスカーネル
アレイへ参照を含むコンストラクター
クラステンプレートを含むカーネル
テンプレートの特殊化
テンプレートの部分特殊化
名前空間を含むカーネル
制約の指定
コア使用率係数 (runtime <ratio>)
カーネルの場所
スタックロケーション
スタックサイズ
バッファーロケーション
パラメーターロケーション
HLS カーネルの周波数
グラフの境界ボックス
グラフスタンプロケーション
AI エンジングラフのインポート
カーネルおよびグラフをソースブロックとしてインポート
AI エンジン DSPLib
バッファーオーバーフローを回避するための信号サイズの設定
シミュレーションとコード生成
Simulink シミュレーションの実行
コード生成
Vitis Model Composer Hub を使用した AI エンジンのコード生成
出力ディレクトリ
ストリーム FIFO の深さ仕様
PLIO 属性
Model Composer デザインでの PLIO の指定
データファイルのレイアウト
PLIO の周波数の指定
AI エンジンコアの検証
検証用の Vitis Model Composer Hub ブロック
プロファイリング統計およびイベントトレース
Vitis アナライザーでの結果の表示
AIE シミュレーション出力データのプロットとスループットの計算
makefile を使用したシミュレーションの実行
AI エンジンおよび PL のハードウェア検証フロー
概要
ハードウェアイメージを生成するためのフロー
ハードウェア検証フロー用のイメージファイルを生成するためのツール設定
MATLAB 環境外でのハードウェアイメージの生成
設計に関する考慮事項
AI エンジンブロックと非 AI のブロックの接続
AI エンジン/プログラマブルロジックの統合
AI エンジンと HDL ブロックの接続
AIE to HDL
AIE to HDL ブロックの設定
HDL to AIE
HDL to AIE ブロックの設定
AI エンジンと HLS Kernel の接続
HLS 関数と HLS Kernel
ブロッキング呼び出しでの HLS 関数の動作
HLS Kernel のインポート
テンプレート化された関数のインポート
AI エンジンと HLS Kernel ブロックの接続
AIE to HLS Kernel
HLS Kernel to AIE
ソースブロックとシンクブロックの接続
ザイリンクスツールボックス
ザイリンクスツールボックスブロックの説明
AI Engine ブロックセット
HDL ブロックセット
HLS ブロックセット
ユーティリティ
HDL ブロックセット
[Block Parameters] ダイアログボックスの共通オプション
ブロックリファレンス
Absolute
Accumulator
Addressable Shift Register
AddSub
Assert
AXI FIFO
BitBasher
Black Box
CIC Compiler 4.0
Clock Enable Probe
Clock Probe
CMult
Complex Multiplier 6.0
Concat
Constant
Convert
Convolution Encoder 9.0
CORDIC 6.0
Counter
DDS Compiler 6.0
Delay
Depuncture
Digital FIR Filter
Divide
Divider Generator 5.1
Down Sample
DSP48E
DSP Macro 1.0
DSP48E1
DSP48E2
DSP58
DSPCPLX
Dual Port RAM
Exponential
Expression
Fast Fourier Transform 9.1
FDATool
FFT
FIFO
FIR Compiler 7.2
Gateway In
Gateway In AXI Stream
Gateway Out
Gateway Out AXI Stream
Indeterminate Probe
Interleaver/De-interleaver 8.0
Inverse FFT
Inverter
LFSR
Logical
MCode
Mult
MultAdd
Mux
Natural Logarithm
Negate
Opmode
Parallel to Serial
Product
Puncture
Questa
Reciprocal
Reciprocal SquareRoot
Reed-Solomon Decoder 9.0
Reed-Solomon Encoder 9.0
Register
Reinterpret
Relational
Requantize
Reset Generator
ROM
Sample Time
Scalar2Vector
Scale
Serial to Parallel
Shift
Sine Wave
Single Port RAM
Slice
SquareRoot
System Generator
Threshold
Time Division Demultiplexer
Time Division Multiplexer
Up Sample
Vector Absolute
Vector AddSub Fabric
Vector Assert
Vector Complex Mult
Vector Concat
Vector Constant
Vector Convert
Vector DDFS
Vector Delay
Vector Delay Delta
Vector Down Sample
Vector FFT
Vector FIR
Vector Logical
Vector Mux
Vector Real Gateway In
Vector Real Gateway Out
Vector Real Mult
Vector Register
Vector Reinterpret
Vector Relational
Vector Slice
Vector Up Sample
Vector2Scalar
Vitis HLS
Vitis Model Composer Hub
Viterbi Decoder 9.1
HLS ブロックセット
Abs
atan
atan2
Bit Concat
Bit Slice
Bitwise AND
Bitwise NOT
Bitwise OR
Bitwise XOR
Complex to Polar
Complex to Real-Imag
Conditional
Conjugate
Constant
cosh
Cosine
Cumulative Sum
Data Type Conversion
Delay
Demux
Divide
Equals
Exp
Gain
Greater
Greater Equals
Hermitian
HLS Kernel
Interface Spec
Lesser
Lesser Equals
Library Function
Log
Log10
Logical AND
Logical NOT
Logical OR
Lookup Table
Matrix Multiply
Max
Min
Modulus
Mux
Negate
Not Equals
Polar to Complex
Pow
Product
Product of Elements
QR Inverse
Real-Imag to Complex
Reciprocal
Reciprocal Sqrt
Reduction AND
Reduction OR
Reduction XOR
Reinterpret
Remainder
Reshape Row-Major
Shift Left
Shift Right
Signum
Sine
sinh
Sqrt
Submatrix
Subtract
Sum
Sum of Elements
Tangent
Transpose
Unit Delay
Vitis Model Composer Hub
Window Processing
サポートされる Simulink ブロック
AI エンジンブロックセット
AIE Class Kernel
AIE Graph
AIE Kernel
AIE Signal Spec
DDS
DDS Stream
FFT
FFT Dynamic Point
FFT Dynamic Point Stream
FFT Stream
FIFO
FIR Asymmetric
FIR Asymmetric Decimation
FIR Asymmetric Decimation Stream
FIR Asymmetric Stream
FIR Resampler Filter
FIR Halfband Decimator
FIR Halfband Decimator Stream
FIR Halfband Interpolator
FIR Halfband Interpolator Stream
FIR Interpolation
FIR Interpolation Stream
FIR Symmetric
FIR Symmetric Decimation
FIR Symmetric Decimation Stream
FIR Symmetric Stream
IFFT
IFFT Stream
Mixer
Mixer Stream
RTP Source
To Fixed Size
To Variable Size
Vitis Model Composer Hub
Variable Size Signal to Workspace
PLIO
Window Function
Window Function
ユーティリティブロック
AIE to HDL
AIE to HLS
HDL to AIE
HLS to AIE
System Generator
To Fixed Size
To Variable Size
Variable Size Signal to Workspace
Vitis Model Composer Hub
Model Composer のユーティリティとプログラムによるアクセス
AIE エンジンユーティリティ
xmcLibraryPath
xmcVitisRead
xmcVitisWrite
HDL ユーティリティ
xilinx.analyzer
xilinx.environment.getcachepath および xilinx.environment.setcachepath
xilinx.resource_analyzer
xilinx.utilities.importBD
xlAddTerms
xlConfigureSolver
xlfda_denominator
xlfda_numerator
xlGenerateButton
vmc_hub_get_param
vmc_hub_set_param
Vitis Model Composer Hub ブロックのパラメーター
xlGetReOrderedCoeff
xlOpenWaveFormData
xlSetUseHDL
xlTBUtils
プログラムによるアクセス
プログラムによる生成のための Model Composer API
PG API 例
PG API のエラー/警告の処理とメッセージ
ハードウェア協調シミュレーションへの M コードアクセス
M-Hwcosim で使用するためのハードウェアのコンパイル
M-Hwcosim シミュレーションセマンティクス
データ型
M コードからハードウェアへのインターフェイス
M-Hwcosim テストベンチの自動生成
リソース管理
M-Hwcosim MATLAB クラス
その他のリソースおよび法的通知
ザイリンクスリソース
Documentation Navigator およびデザインハブ
参考資料
改訂履歴
お読みください: 重要な法的通知

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