Vivado Design Suite ユーザーガイド: 合成 (UG901) - 2022.2 日本語

Document ID: UG901
Release Date: 2022-11-16
Version: 2022.2 日本語

Vivado 合成
概要
この資料に関連する設計プロセス
合成手法
合成の使用
合成設定
プロパティを取得する Tcl コマンド
run ストラテジの作成
ユーザー定義ストラテジの保存
合成への入力
ファイルのコンパイル順
グローバルインクルードファイルの定義
合成の実行
[Design Runs] ウィンドウの使用
アクティブ run の設定
合成 run の実行
ボトムアップアウトオブコンテキストフローの設定
ボトムアップフローの手動設定とネットリストのインポート
下位ネットリストの作成
下位ネットリストのデザインへのインスタンシエーション
下位ネットリストの統合
インクリメンタル合成
プロジェクトモードでのインクリメンタル合成の設定
非プロジェクトモードでのインクリメンタル合成モードの使用
ログファイルの解釈
デザイン全体の再合成
Vivado IP とサードパーティ合成ツール
プロセスのバックグラウンドへの移動
合成実行の監視
合成終了後のフロー
合成結果の解析
合成済みデザイン環境の使用
ロジックの解析
ロジック階層の表示
ロジック回路図の解析
タイミング解析の実行
Tcl での合成の実行
RTL 合成のマルチスレッド
Tcl スクリプト例
制約の設定
Vivado であらかじめ定義されている合成ストラテジ
合成属性
概要
サポートされる属性
ASYNC_REG
ASYNC_REG の Verilog 例
ASYNC_REG の VHDL 例
BLACK_BOX
BLACK_BOX の Verilog 例
BLACK_BOX の VHDL 例
CASCADE_HEIGHT
CASCADE_HEIGHT の Verilog 例
CASCADE_HEIGHT の VHDL 例
CLOCK_BUFFER_TYPE
CLOCK_BUFFER_TYPE の Verilog 例
CLOCK_BUFFER_TYPE の VHDL 例
CLOCK_BUFFER_TYPE の XDC 例
DIRECT_ENABLE
DIRECT_ENABLE の Verilog 例
DIRECT_ENABLE の VHDL 例
DIRECT_ENABLE の XDC 例
DIRECT_RESET
DIRECT_RESET の Verilog 例
DIRECT_RESET の VHDL 例
DIRECT_RESET の XDC 例
DONT_TOUCH
DONT_TOUCH の Verilog 例
Verilog ワイヤの例
Verilog モジュールの例
Verilog インスタンスの例
DONT_TOUCH の VHDL 例
VHDL 信号の例
VHDL エンティティの例
VHDL コンポーネントの例
VHDL アーキテクチャの例
DSP_FOLDING
VHDL 例
Verilog 例
DSP_FOLDING_FASTCLOCK
VHDL 例
Verilog 例
EXTRACT_ENABLE
EXTRACT_ENABLE の Verilog 例
EXTRACT_ENABLE の VHDL 例
EXTRACT_ENABLE の例 (XDC)
EXTRACT_RESET
EXTRACT_RESET の Verilog 例
EXTRACT_RESET の例 (XDC)
EXTRACT_RESET の VHDL 例
FSM_ENCODING
FSM_ENCODING の Verilog 例
FSM_ENCODING の VHDL 例
FSM_SAFE_STATE
FSM_SAFE_STATE の Verilog 例
FSM_SAFE_STATE の VHDL 例
FULL_CASE (Verilog のみ)
FULL_CASE の Verilog 例
GATED_CLOCK
GATED_CLOCK の Verilog 例
GATED_CLOCK の VHDL 例
IOB
IOB の Verilog 例
IOB の VHDL 例
IOB の例 (XDC)
IO_BUFFER_TYPE
IO_BUFFER_TYPE の Verilog 例
IO_BUFFER_TYPE の VHDL 例
KEEP
KEEP の Verilog 例
KEEP の VHDL 例
KEEP_HIERARCHY
KEEP_HIERARCHY の Verilog 例
KEEP_HIERARCHY の VHDL 例
KEEP_HIERARCHY の XDC 例
MARK_DEBUG
構文
Verilog 構文
Verilog 構文例
VHDL 構文
VHDL 構文例
XDC 構文
XDC 構文例
MAX_FANOUT
MAX_FANOUT の Verilog 例
MAX_FANOUT の VHDL 例
PARALLEL_CASE (Verilog のみ)
RAM_DECOMP
RAM_DECOMP の Verilog 例
RAM_DECOMP の VHDL 例
RAM_DECOMP の XDC 例
RAM_STYLE
RAM_STYLE の Verilog 例
RAM_STYLE の VHDL 例
RETIMING_BACKWARD
RETIMING_BACKWARD の Verilog 例
RETIMING_BACKWARD の VHDL 例
RETIMING_BACKWARD の XDC 例
RETIMING_FORWARD
RETIMING_FORWARD の Verilog 例
RETIMING_FORWARD の VHDL 例
RETIMING_FORWARD の XDC 例
ROM_STYLE
ROM_STYLE の Verilog 例
ROM_STYLE の VHDL 例
RW_ADDR_COLLISION
VHDL 例
Verilog 例
SHREG_EXTRACT
SHREG_EXTRACT の Verilog 例
SHREG_EXTRACT の VHDL 例
SRL_STYLE
SRL_STYLE の Verilog 例
SRL_STYLE の VHDL 例
SRL_STYLE の XDC 例
TRANSLATE_OFF/TRANSLATE_ON または OFF/ON
TRANSLATE_OFF/TRANSLATE_ON の Verilog 例
TRANSLATE_OFF/TRANSLATE_ON の VHDL 例
USE_DSP
USE_DSP の Verilog 例
USE_DSP の VHDL 例
Vivado でのカスタム属性のサポート
階層に設定されたカスタム属性の Verilog 例
階層に設定されたカスタム属性の VHDL 例
信号に設定されたカスタム属性の Verilog 例
信号に設定されたカスタム属性の VHDL 例
XDC ファイルでの合成属性の使用
合成属性の伝搬規則
ブロック合成ストラテジの使用
概要
ブロックレベルフローの設定
ブロックレベルフローオプション
HDL コーディング手法
概要
VHDL の利点
Verilog の利点
SystemVerilog の利点
フリップフロップ、レジスタ、およびラッチ
フリップフロップおよびレジスタの制御信号
コード記述のガイドライン
フリップフロップおよびレジスタの推論
フリップフロップおよびレジスタの初期化
フリップフロップおよびレジスタのレポート
フリップフロップおよびレジスタのレポート例
フリップフロップおよびレジスタのコード例
立ち上がりエッジで動作するレジスタのコード例 (Verilog)
立ち上がりエッジで動作するフリップフロップレジスタのコード例 (VHDL)
ラッチ
ラッチのレポート例
正ゲートおよび非同期リセット付きラッチのコード例 (Verilog)
正ゲートおよび非同期リセット付きラッチのコード例 (VHDL)
トライステート
トライステートのインプリメンテーション
トライステートのレポート例
同時処理代入文を使用したトライステートのコード例 (Verilog)
OBUFT と共にインプリメントされた組み合わせプロセスを使用したトライステート記述のコード例 (VHDL)
組み合わせ always ブロックを使用したトライステート記述のコード例 (Verilog)
シフトレジスタ
スタティックシフトレジスタの要素
シフトレジスタの SRL ベースのインプリメンテーション
シフトレジスタのコード例
32 ビットシフトレジスタのコード例 1 (VHDL)
32 ビットシフトレジスタのコード例 2 (VHDL)
8 ビットシフトレジスタのコード例 1 (Verilog)
32 ビットシフトレジスタのコード例 2 (Verilog)
SRL ベースシフトレジスタのレポート
ダイナミックシフトレジスタ
ダイナミックシフトレジスタのコード例
32 ビットダイナミックシフトレジスタのコード例 (Verilog)
32 ビットダイナミックシフトレジスタのコード例 (VHDL)
乗算器
乗算器のインプリメンテーション
DSP ブロックのインプリメンテーション
乗算器のコード例
符号なし 16x24 ビット乗算器のコード例 (Verilog)
符号なし 16x16 ビット乗算器のコード例 (VHDL)
乗加算および乗累算
乗加算と乗累算のインプリメンテーション
DSP ブロックリソースへのマクロのインプリメンテーション
複素乗算のコード例
複素乗算のコード例 (Verilog)
複素乗算のコード例 (VHDL)
DSP ブロックの前置加算器
乗算器および後置加算器の前に動的にコンフィギュレーションされた前置加算器のコード例 (Verilog)
乗算器および後置加算器の前に動的にコンフィギュレーションされた前置加算器のコード例 (VHDL)
UltraScale DSP ブロックの 2 乗算出機能の使用
差分 2 乗のコード例 (Verilog)
差分 2 乗のコード例 (VHDL)
FIR フィルター
8 タップ偶数対称シストリックフィルターのコード例 (Verilog)
8 タップ偶数対称シストリックフィルターのコード例 (VHDL)
収束丸め (LSB 訂正手法)
偶数への丸めのコード例 (Verilog)
偶数への丸めのコード例 (VHDL)
奇数への丸めのコード例 (Verilog)
奇数への丸めのコード例 (VHDL)
RAM の HDL コーディング手法
分散 RAM と専用ブロック RAM 間の選択
メモリの推論
UltraRAM のコードテンプレート
Vivado 合成での UltraRAM の推論
UltraRAM プリミティブの概要
UltraRAM プリミティブの説明
UltraRAM とブロック RAM の違い
UltraRAM の使用方法
UltraRAM を制御する属性
RAM_STYLE
RAM_STYLE の Verilog 例
RAM_STYLE の VHDL 例
CASCADE_HEIGHT
CASCADE_HEIGHT の例 (Verilog)
CASCADE_HEIGHT の例 (VHDL)
推論機能
RAM のパイプライン処理
パイプライン作成の例 1: 8K x 72
パイプライン作成の例 2: 8K x 80
パイプライン作成の例 3: 16K x 70、CASCADE_HEIGHT = 3
RAM の HDL コード記述のガイドライン
ブロック RAM の読み出し/書き込みの同期モード
分散 RAM の例
非同期読み出し付きデュアルポート RAM のコード例 (Verilog)
非同期読み出し付きシングルポート RAM のコード例 (VHDL)
シングルポートブロック RAM の例
リセット可能なデータ出力付きシングルポートブロック RAM のコード例 (Verilog)
リセット可能なデータ出力付きシングルポートブロック RAM のコード例 (VHDL)
Write-First モードのシングルポートブロック RAM のコード例 (Verilog)
Write-First モードのシングルポートブロック RAM のコード例 (VHDL)
Read-First モードのシングルポートブロック RAM のコード例 (VHDL)
No-Change モードのシングルポートブロック RAM のコード例 (Verilog)
No-Change モードのシングルポートブロック RAM のコード例 (VHDL)
シンプルデュアルポートブロック RAM の例
1 つのクロックを使用するシンプルデュアルポートブロック RAM のコード例 (Verilog)
1 つのクロックを使用するシンプルデュアルポートブロック RAM のコード例 (VHDL)
2 つのクロックを使用するシンプルデュアルポートブロック RAM のコード例 (Verilog)
2 つのクロックを使用するシンプルデュアルポートブロック RAM のコード例 (VHDL)
完全なデュアルポートブロック RAM の例
2 つの書き込みポートがある Read-First モードのデュアルポートブロック RAM のコード例 (Verilog)
2 つの書き込みポートがある Read-First モードのデュアルポートブロック RAM のコード例 (VHDL)
オプションの出力レジスタ付きブロック RAM のコード例 (Verilog)
オプションの出力レジスタ付きブロック RAM のコード例 (VHDL)
バイトライトイネーブル (ブロック RAM)
バイトライトイネーブル付きの完全なデュアルポートブロック RAM のコード例 (Verilog)
バイトライトイネーブル付き READ_FIRST モードの完全なデュアルポートブロック RAM のコード例 (VHDL)
バイトライトイネーブル (WRITE_FIRST モード) のコード例 (VHDL)
バイト幅ライトイネーブル (NO_CHANGE モード) のコード例 (Verilog)
バイト幅ライトイネーブル (NO_CHANGE モード) のコード例 (VHDL)
非対称 RAM
シンプルデュアルポート非対称 RAM のコード例 (VHDL): 読み出しの幅が書き込みより広い場合
シンプルデュアルポート非対称 RAM のコード例 (Verilog): 読み出しの幅が書き込みより広い場合
シンプルデュアルポート非対称 RAM のコード例 (Verilog): 書き込みの幅が読み出しより広い場合
シンプルデュアルポート非対称 RAM のコード例 (VHDL): 書き込みの幅が読み出しより広い場合
Read-First モードの完全なデュアルポート非対称 RAM のコード例 (Verilog)
Read-First モードの完全なデュアルポート非対称 RAM のコード例 (VHDL)
Write-First モードの完全なデュアルポート非対称 RAM のコード例 (Verilog)
Write-First モードの完全なデュアルポート非対称 RAM のコード例 (VHDL)
RAM 内容の初期化
HDL ソースコードで RAM の初期内容を指定
VHDL コード例
Verilog コード例
外部データファイルで RAM の初期内容を指定
Verilog コード例
VHDL コード例
ブロック RAM の初期化のコード例 (Verilog)
ブロック RAM の初期化のコード例 (VHDL)
外部データファイルからのブロック RAM 初期化のコード例 (Verilog)
外部データファイルからのブロック RAM 初期化のコード例 (VHDL)
3D RAM の推論
3D 配列を使用する RAM
シングルポート 3D RAM の推論 (Verilog)
シングルポート 3D RAM の推論 (VHDL)
シンプルデュアルポート 3D RAM の推論 (Verilog)
シンプルデュアルポート 3D RAM の推論 (VHDL)
完全なデュアルポート 3D RAM の推論 (Verilog)
構造化型およびレコード型を使用した RAM の推論
シングルポート構造化型 RAM の推論 (Verilog)
シングルポート構造化型 RAM の推論 (VHDL)
シンプルデュアルポート構造化型 RAM の推論 (SystemVerilog)
シンプルデュアルポートレコード型 RAM の推論 (VHDL)
完全なデュアルポート構造型 RAM の推論 (SystemVerilog)
完全なデュアルポートレコード型 RAM の推論 (VHDL)
ブラックボックス
ブラックボックスの例 (Verilog)
ブラックボックスの例 (VHDL)
FSM コンポーネント
Vivado 合成の機能
FSM 記述
FSM の図
FSM レジスタ
自動ステートエンコード
ワンホットステートエンコード
グレイステートエンコード
ジョンソンステートエンコード
シーケンシャルステートエンコード
FSM の Verilog 例
1 つのシーケンシャルブロックを使用する FSM のコード例 (VHDL)
FSM のレポート
ROM の HDL コーディング手法
ブロック RAM リソースを使用した ROM のコード例 (Verilog)
配列に対する ROM の推論 (VHDL)
VHDL サポート
概要
サポートされる VHDL データ型とサポートされない VHDL データ型
サポートされないデータ型
VHDL データ型
VHDL の定義済み列挙型
std_logic に使用可能な値
サポートされるオーバーロード列挙型
VHDL のユーザー定義の列挙型
VHDL ユーザー定義の列挙型のコード例
サポートされる VHDL データ型
VHDL の整数型
VHDL の多次元配列型
完全に制約された配列型のコード例
マトリックスとして宣言された配列のコード例
多次元配列の信号および変数のコード例
VHDL レコード型のコード例
VHDL オブジェクト
信号
変数
定数
演算子
シフト演算子の例
VHDL のエンティティとアーキテクチャの記述
VHDL の回路記述
VHDL のエンティティ宣言
制約されたポートと制約されていないポート
バッファーポートモード
バッファーポートモードを使用したコード例 (推奨されない)
バッファーポートモードを使用しないよう変更
バッファーポートモードを使用しないコード例 (推奨)
VHDL のアーキテクチャ宣言
VHDL のアーキテクチャ宣言のコード例
VHDL のコンポーネントインスタンシエーション
コンポーネントインスタンシエーション文の要素
コンポーネントインスタンシエーションのコード例
再帰的なコンポーネントインスタンシエーション
再帰的なコンポーネントインスタンシエーションのコード例
VHDL のコンポーネントコンフィギュレーション
VHDL ジェネリック
ジェネリックの宣言
ジェネリックパラメーターの例
VHDL の組み合わせ回路
VHDL の同時処理信号代入
シンプルな信号代入の例
同時選択代入の例
generate 文
for-generate 文の使用
for-generate 文の例 (VHDL)
if-generate 文の使用
if-generate 文内でネストされた for-generate 文の例
組み合わせプロセス
メモリエレメント
センシティビティリスト
不足している信号
変数および信号の代入
プロセス内での信号代入の例
プロセス内での変数および信号代入の例
if-else 文の使用
if-else 文の例 (VHDL)
case 文の使用
case 文の例 (VHDL)
for-loop 文の使用
for-loop 文の例 (VHDL)
VHDL の順序ロジック
センシティビティリスト付き順次プロセス文の構文
非同期制御ロジックの記述
クロックイベント文
不足している信号
VHDL のセンシティビティリストのない順次プロセス文
wait 文を使用した順次プロセスのコード例 (VHDL)
wait 文でクロックイネーブルを記述した例 (VHDL)
wait 文の後にクロックイネーブルを記述した例 (VHDL)
同期制御ロジックの記述
VHDL の初期値とセット/リセット
レジスタを初期化する例 1 (VHDL)
レジスタを初期化する例 2 (VHDL)
VHDL の関数とプロシージャ
パッケージ内で宣言された関数の例 (VHDL)
パッケージ内で宣言されたプロシージャの例 (VHDL)
再帰関数の例 (VHDL)
VHDL の assert 文
VHDL の定義済みパッケージ
VHDL の定義済み標準パッケージ
VHDL の IEEE パッケージ
VHDL のレガシパッケージ
VHDL の定義済み IEEE 実数型および IEEE math_real パッケージ
VHDL の実数定数
VHDL の実数関数
独自の VHDL パッケージの定義
パッケージ宣言の構文
VHDL パッケージへのアクセス
VHDL 構文のサポートステータス
VHDL の予約語
VHDL-2008 言語サポート
概要
VHDL-2008 を使用するための Vivado の設定
サポートされる VHDL-2008 の機能
演算子
比較演算子
最大値および最小値演算子
シフト演算子 (rol、ror、sll、srl、sla、および sra)
単項論理簡約演算子
配列論理演算子とスカラー論理演算子の混合
文
if-else-if および case generate
順次代入文
case? 文の使用
select? 文の使用
集合体のスライスの使用
データ型
制約なしの要素型
boolean_vector および integer_vector 配列型
その他
出力ポートの読み出し
ポートマップの論理式
process (all) 文の使用
ジェネリックリストでのジェネリックの参照
パッケージ内のジェネリック
エンティティ内のジェネリックのデータ型
ジェネリック内の関数
緩和された関数戻り値の規則
グローバルおよびローカルでスタティックな論理式への拡張
スタティック範囲および範囲内での整数式
ブロックコメント
Verilog サポート
概要
Verilog デザイン
Verilog の機能
Verilog-2001 サポート
Verilog-2001 の変数による部分選択
変数による部分選択の Verilog コード例
構造 Verilog
ビルトインロジックゲート
2 入力 XOR 関数の例
半加算器の例
定義済みプリミティブのインスタンシエーション
FDC および BUFG プリミティブをインスタンシエートする例
Verilog のパラメーター
Verilog パラメーターの例
Verilog パラメーターおよび generate-for の例
Verilog パラメーターと属性の競合
Verilog の使用制限
大文字/小文字の区別
ブロッキングおよびノンブロッキング代入文
使用不可能な例 1
使用不可能な例 2
整数の処理
Verilog case 文での整数処理
Verilog case 文での整数処理の例
連結文での整数処理
Verilog-2001 の属性とメタコメント
Verilog-2001 属性
Verilog メタコメント
Verilog メタコメントのサポート
Verilog メタコメントの構文
Verilog メタコメントの構文例
Verilog コンストラクト
Verilog のシステムタスクおよび関数
変換関数の使用
ファイル I/O タスクを使用したメモリの内容の読み込み
サポートされるエスケープシーケンス
Verilog プリミティブ
ゲートレベルプリミティブの構文
ゲートレベルプリミティブの例
サポートされない Verilog ゲートレベルプリミティブ
Verilog の予約キーワード
Verilog ビヘイビアー記述
Verilog ビヘイビアー記述の変数
変数宣言の例
初期値
レジスタへの初期値の割り当て
初期値の例 1
初期値の例 2
reg および wire の配列
配列の例 1
配列の例 2
多次元配列
多次元配列の例 1
多次元配列の例 2
データ型
サポートされるデータ型
ネットおよびレジスタ
ビヘイビアー記述のデータ型の例
使用可能な文
論理式
論理演算子
サポートされる演算子
サポートされる論理式
論理式の評価
最もよく使用される演算子での論理式の評価結果
ブロック
モジュール
モジュール宣言
回路の I/O ポート
Verilog ビヘイビアー記述のモジュール宣言の例 1
Verilog ビヘイビアー記述のモジュール宣言の例 2
モジュールインスタンシエーション
Verilog ビヘイビアー記述のモジュールインスタンシエーションのコード例
継続代入文
明示的継続代入文
暗示的継続代入文
手続き代入文
組み合わせ always ブロック
遅延タイミング制御文
イベント制御タイミング制御文
if-else 文の使用
if-else 文の例
case 文
case 文を使用したマルチプレクサーの例 (Verilog)
優先順処理の回避
for および repeat 文
for 文の使用
repeat 文
while ループの使用
while ループの例
順次 always ブロックの使用
順次 always ブロックの例
assign 文および deassign 文の使用
32 ビットを超える場合のビットの拡張
タスクおよび関数
タスクおよび関数の例
再帰タスクおよび関数の使用
再帰タスクおよび関数の例
定数関数および定数式の使用
定数関数の例
定数式の例
ブロッキングおよびノンブロッキング手続き代入文の使用
ブロッキング手続き代入文の例 1
ブロッキング手続き代入文の例 2 (代替法)
ノンブロッキング手続き代入文の例 1
ノンブロッキング手続き代入文の例 2
Verilog マクロ
マクロの例 1
マクロの例 2
インクルードファイル
Verilog ビヘイビアー記述のコメント
1 行のコメント
複数行のブロックコメント
generate 文
generate 文を使用して作成した構造
サポートされる generate 文
generate ループ文
generate ループ文を使用した 8 ビット加算器の例
generate 条件文
generate 条件文のコード例
generate case 文
Verilog ビヘイビアー記述の generate-case 文のコード例
SystemVerilog サポート
概要
特定のファイルで SystemVerilog を使用
プロパティを設定する Tcl コマンド
コンパイルユニット
データ型
宣言
整数データ型
実数
Void データ型
ユーザー定義型
列挙型
定数
型演算子
キャスト演算子
集合体データ型
構造体
共用体
パック型配列とアンパック型配列
プロセス
always プロシージャ
ブロック文
手続きタイミング制御
演算子
符号付き演算式
手続きプログラム代入文
if-else 条件文
case 文
ループ文
タスクおよび関数
タスク
関数 (自動またはスタティック)
モジュールおよび階層
モジュールの接続
ワイルドカードポートを使用したモジュールの接続
インターフェイス
modport キーワード
その他のインターフェイス機能
package 文
SystemVerilog コンストラクト
混合言語サポート
概要
VHDL と Verilog の混合
インスタンシエーション
Verilog への VHDL のインスタンシエート
VHDL への Verilog のインスタンシエート
インスタンシエーションの制限
Verilog への VHDL
使用可能な例
使用不可能な例
VHDL への Verilog
VHDL および Verilog ライブラリ
VHDL および Verilog の境界規則
バインド
ジェネリックのサポート
ポートマップ
Verilog にインスタンシエートされた VHDL のポートマップ
VHDL にインスタンシエートされた Verilog のポートマップ
その他のリソースおよび法的通知
ザイリンクスリソース
ソリューションセンター
Documentation Navigator およびデザインハブ
参考資料
Vivado 資料
合成コード例
トレーニングリソース
お読みください: 重要な法的通知

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