Vitis 统一软件平台文档应用加速开发 (UG1393) - 2022.2 简体中文

Document ID: UG1393
Release Date: 2022-12-07
Version: 2022.2 简体中文

Vitis 入门
按设计进程浏览内容
Vitis 软件平台版本说明
新增功能
受支持的平台
嵌入式 GNU 工具链详细信息
行为更改
已知问题
安装
安装要求
OpenCL 可安装客户端驱动程序加载器
Vitis 软件平台安装
安装 Vitis 软件平台
安装 Xilinx Runtime 和平台
安装嵌入式平台
设置用于运行 Vitis 软件平台的环境
Vitis 流程简介
面向嵌入式系统设计师的 Vitis 工具简介
嵌入式系统设计的术语
固定平台对比可扩展平台
PS 软件开发
Vitis PL 内核开发流程
Versal AI 引擎 graph 开发
构建和封装系统
后续步骤
面向软件程序员的数据中心加速简介
术语
使用 Alveo 加速器卡
样本应用
Vitis 应用开发流程
内核开发最佳实践
主机编程最佳实践
后续步骤
面向 RTL 设计师的数据中心加速简介
术语
面向 RTL 设计师的 Vitis 开发流程
使用 Alveo 加速器卡
Vivado 开发流程与 Vitis 开发流程之间的区别
创建和封装 RTL 内核
构建内核与管理实现
使用 XRT API 编写主机应用
后续步骤
教程与示例
开发应用
模型编程
设计拓扑
编写软件应用
指定器件 ID 并加载 XCLBIN
设置 XRT 管理的内核与内核实参
创建多个计算单元
在软件与 PL 内核之间传输数据
使用 XRT 管理的内核
使用用户管理的内核
使用 AI 引擎 graph
汇总
PL 内核属性
软件可控内核
设计语言
硬件接口
执行模式
非软件控制的内核
硬件接口
时钟和复位要求
使用 C++ 开发 PL 内核
封装 RTL 内核
RTL 内核的要求
内核接口要求
XRT 管理的内核的控制要求
中断
创建用户管理的 RTL 内核
RTL 内核开发流程
将 RTL 代码封装为 Vitis XO
将 C 语言模型添加到 RTL 内核
RTL 内核设计建议
AXI4 接口的存储器性能最优化
结果质量考虑因素
调试和验证的考虑因素
对 Versal AI 引擎进行编程
构建和运行应用
设置 Vitis 环境
构建目标
软件仿真
硬件仿真
系统硬件目标
构建软件应用
为 x86 执行编译和链接
为 Arm 执行编译和链接
构建器件二进制文件
对 C/C++ PL 内核进行编译
对 AI 引擎 graph 应用进行编译
链接内核
链接时启用剖析和调试
创建内核的多个实例
将内核端口映射到存储器
适用于 Alveo 加速器卡的其它存储器映射技巧
将 AXI 接口分配至 PLRAM
HBM 配置和使用
随机存取和 RAMA IP
在 Alveo 加速器卡上直接访问主机存储器
指定串流连接
在 Alveo 加速器卡上将计算单元分配给 SLR
适用于访问多个存储体的内核的 SLR 准则
管理时钟频率
识别平台时钟
管理 Vivado 综合与实现结果
使用 -vivado 和 -advanced 选项
将 ELF 文件与 MicroBlaze 相关联
运行多项实现策略来实现时序收敛
使用 -to_step 并以交互方式启动 Vivado
控制报告生成
系统封装
嵌入式平台封装
数据中心平台的封装
运行应用
利用仿真流程进行应用仿真
运行仿真目标
数据中心平台对比嵌入式平台
QEMU
在数据中心加速器卡上运行仿真
在嵌入式处理器平台上运行仿真
使用 PS on x86 在嵌入式处理器平台上运行仿真
硬件仿真的速度和精度
在硬件仿真中使用仿真器
仿真器支持
使用仿真器波形查看器
XSIM 波形中显示的 AXI 传输事务
在硬件仿真期间为 Vitis HLS 生成测试矢量
处理 HLS 内核的功能模型
处理 SystemC 模型
对 SystemC 模型进行编码
创建 XO
使用 v++ 命令建立链接
赛灵思 TLM - 用于 ESL 建模的 SystemC 库
硬件仿真中的调试技巧
处理 I/O 流量生成器
为设计添加流量生成器
用于通过 Python/C++/Verilog 串流流量的 AXI4-Stream I/O 模型
以 Python 编写流量生成器
以 C++ 编写流量生成器
以 Python / C++ 运行流量生成器
使用 SV/Verilog 的外部 RTL 流量生成器
外部 RTL 流量生成器和仿真进程
外部 RTL 流量生成器和 AI 引擎仿真
在测试激励文件中例化 AI 引擎封装文件
为 Vivado 工程生成 sim_ipc_axis IP
将 RTL 流量生成器与 AI 引擎仿真一起运行
通过 Python/C++ 的 AXI4 存储器映射外部流量
用例
API/伪代码
平台中的 AXI4 存储器映射 I/O 限制
“XO Usage”（DSP 用法）
应用剖析和调试
剖析应用
在应用中启用剖析
连续追踪捕获
主机应用的定制剖析
C++ 代码剖析
C 语言代码剖析
启用低开销剖析
启用无开销剖析
指南
打开指南报告
解读指南数据
系统估算报告
打开系统估算报告
解读系统估算报告
设计和目标器件摘要
内核汇总
时序信息
时延信息
区域信息
HLS 报告
生成并打开 HLS 报告
解读 HLS 报告
剖析汇总报告
生成和打开剖析汇总报告
解读剖析汇总
时间线轨迹
生成并打开时间线轨迹
解读时间线轨迹
详细的内核追踪
使用突发数据传输
使用完整的 AXI 数据宽度
波形视图和实时波形查看器
生成并打开波形报告
解读“Waveform”视图中数据
解读第三方仿真器的 TLM 波形数据
调试应用与内核
调试流程
在软件仿真中调试
基于 GDB 的调试
Xilinx Runtime 库 GDB 扩展
xprint 命令
xstatus 命令
基于 GDB 内核的调试
命令行调试流程
嵌入式处理器的软件仿真调试
Alveo 加速器的软件仿真调试
调试 OpenCL 内核
启动主机和内核调试
使用 printf() 或 cout 调试内核
C/C++ 内核
OpenCL 内核
在硬件仿真中调试
基于波形的内核调试
利用 Vitis 编译器命令启用波形调试
运行基于波形的内核调试流程
硬件仿真调试技巧
硬件执行期间的调试
启用内核以利用 Chipscope 进行调试
将调试 IP 添加到 RTL 内核
启用 ILA 触发器用于硬件调试
启动内核前添加 ILA 触发器
使用 GDB 暂停主机应用
利用 ChipScope 调试
检查 FPGA 开发板所包含的硬件调试支持
运行 XVC 和硬件服务器
硬件调试的自动设置
硬件调试的手动设置
在 Amazon F1 实例上启动调试服务器
使用 Vivado 硬件管理器来调试设计
专用调试网络的 JTAG 回退
JTAG 回退步骤
硬件调试工具
使用 Linux dmesg 实用工具
使用赛灵思 xbutil 实用工具
应用挂起调试技巧
AXI 防火墙脱扣
由于 AXI 违例导致内核挂起
访问存储器时主机应用挂起
导致应用挂起的典型错误
防御性编程
在嵌入式处理器平台上进行调试
嵌入式处理器的仿真调试
嵌入式处理器的硬件调试
命令行调试示例
Vitis 命令和实用工具
v++ 命令
v++ 常规选项
--advanced 选项
--clock 选项
--connectivity 选项
--debug 选项
--drc 选项
--hls 选项
--linkhook 选项
--package 选项
--profile 选项
--vivado 选项
Vitis 编译器配置文件
使用消息规则文件
emconfigutil 实用工具
kernelinfo 实用工具
内核定义
实参
端口
launch_emulator 实用工具
适用于 QEMU 的 Versal PS 和 PMC 实参
适用于 QEMU 的 Zynq UltraScale+ MPSoC PS 和 PMU 实参
适用于 QEMU 的 Zynq-7000 PS 实参
manage_ipcache 实用工具
package_xo 命令
RTL 内核 XML 文件
platforminfo 实用工具
基本平台信息
硬件平台信息
接口信息
时钟信息
有效的 SLR
资源可用性
存储器信息
功能特性 ROM 信息
软件平台信息
xilinx_zcu104_base_202010_1 的平台信息
xbutil 实用工具
xbmgmt 实用工具
xclbinutil 实用工具
xclbin 信息
硬件平台信息
时钟
存储器配置
内核信息
工具生成信息
xrt.ini 文件
HLS 编译指示
使用 Vitis 分析器
处理汇总报告
配置 Vitis 分析器
Vitis 分析器 GUI 和窗口管理器
比较两个文本文件的差异
两种报告的比较
不同报告之间的交叉探测
使用浮动标尺
平台框图和系统框图
AI 引擎 Graph 和阵列
链接汇总：多种策略和时序报告
设置指南阈值
创建存档文件
使用 Vitis IDE
启动 Vitis IDE
创建 Vitis IDE 工程
启动 Vitis IDE 工作空间
创建应用工程
管理平台和平台存储库
了解 Vitis IDE
添加源文件
添加源文件
创建和编辑新的源文件
使用“Project Editor”视图
使用助手视图
构建系统
Vitis IDE 的 Guidance 视图
在 Vitis IDE 中使用 Vivado 工具
Vitis IDE 调试流程
使用独立调试流程
vitis -debug 命令行
配置 Vitis IDE
Vitis 工程设置
Vitis 构建配置设置
Vitis 硬件函数设置
Vitis 二进制容器设置
Vitis 工具链设置
G++ 主机编译器和连接器设置
V++ 编译器和连接器设置
emconfigutil 设置
Vitis 运行和调试配置设置
工程导出和导入
导出 Vitis 工程
导入 Vitis 工程
从 Git 导入工程
入门示例
安装示例和库
使用本地副本
“RTL Kernel”Wizard
启动“RTL Kernel”Wizard
使用“RTL Kernel”Wizard
常规设置
标量
全局存储器
串流接口
汇总
在 Vivado IDE 中使用 RTL 内核工程
RTL 类型的内核工程
仿真测试激励文件
非关联综合
软件模型和主机代码示例
生成 RTL 内核
修改从向导生成的现有 RTL 内核
使用 Vitis 嵌入式平台
Vitis 嵌入式平台
简介
平台类型
平台命名约定
嵌入式平台组件和架构
安装嵌入式平台
使用 Vitis 嵌入式平台
封装镜像
在 Vitis IDE 中利用 Ext4 rootfs 封装镜像
在 Vitis IDE 中使用 initramfs rootfs 封装镜像
将镜像写入 SD 卡
在 DFX 平台和非 DFX 平台中配置 PL 内核
在开发板上运行加速应用
PetaLinux rootfs 中的软件包管理
在 Vitis 中创建嵌入式平台
平台创建基础
平台创建要求
创建嵌入式平台
生成 XSA 文件
CED 用法示例
添加硬件接口
更新软件组件
封装 Vitis 加速平台
平台测试
为可扩展 XSA 启用硬件仿真
有关嵌入式平台创建的特殊注意事项
验证嵌入式平台
检查平台元数据
使用平台来处理简单的测试案例
运行裸机软件仿真
附加信息
使用 Vitis 软件平台加速数据中心应用的方法论
简介
加速：工业类比法
方法论概述
建议
器件加速型应用的架构方法论
步骤 1：确立基线应用性能并确立目标
测量运行时间
测量吞吐量
确定可达到的最大吞吐量
确立总体加速目标
步骤 2：确定要加速的函数
识别性能瓶颈
确定加速潜力
步骤 3：确定器件并行化需求
估算无并行化情况下的硬件吞吐量
确定所需的并行度
确定数据路径应并行处理的样本数量
确定器件中可以例化和应该例化的内核数量
步骤 4：确定软件应用程序并行化需求
在运行器件内核时最大程度减少 CPU 空闲时间
使器件内核始终保持在使用中状态
对往来器件的数据传输进行最优化
将目标应用时间线概念化
步骤 5：优化架构细节
完成内核边界
确定内核布局和连接
C/C++ 内核的开发方法论
关于高层次综合编译器
验证考虑因素
步骤 1：将代码分区为加载 - 计算 - 存储模式
使用所需的接口创建顶层函数
对加载函数和存储函数进行编码
将端口宽度与数据路径宽度匹配
使用突发传输
最大程度减少全局存储器的数据传输次数
编码计算函数
连接加载、计算和存储函数
步骤 2：将计算块分区为较小的函数
分解以识别吞吐量目标
以具有单循环嵌套的函数为目标
使用数据流“规范形式”连接计算函数
步骤 3：确定需要最优化的循环
步骤 4：改善循环时延
应用循环展开
应用阵列分区
步骤 5：提高循环吞吐量
消除 I/O 争用
消除循环进位依赖关系
高级技巧
利用 Vitis 数据中心加速的最佳实践
OpenCL 编程
OpenCL 主机应用
OpenCL 可安装客户端驱动程序加载器
设置 OpenCL 环境
平台
器件
子器件
内容
命令队列
程序
在 FPGA 中执行命令
设置内核
设置内核参数
器件上的缓冲器分配
缓冲器创建和数据传输
由 XRT 分配缓冲器
使用主机指针缓冲器
分配页面对齐的主机存储器
子缓冲器
从器件缓冲器中读取某一特定部分
在多个存储器端口或多个内核之间共享器件缓冲器
最优化数据移动
将数据传输与内核计算重叠
缓冲存储器分段
内核执行
减少内核排队的开销
使用不同内核实现任务并行
空间数据并行化：增加计算单元数量
暂时性数据并行化：主机到内核数据流
启用主机到内核的数据流
对称计算单元和非对称计算单元
内核句柄和计算单元
使用计算单元名称来获取所有非对称计算单元的句柄
计算单元调度
多个有序命令队列
单个无序命令队列
事件同步
在主机代码中分配 DDR 存储体
为内核代码分配全局存储器
创建多个 AXI 接口
后处理和 FPGA 清理
串流数据传输
串流内核编码准则
自由运行的内核
移植到新的目标平台
设计移植
理解 FPGA 架构
了解目标平台
移植版本
主机代码移植
版本移植
修改内核布局
新硬件平台的含义
确定内核的布局位置
将内核分配给 SLR
满足时序要求
定制约束
时序收敛的考虑因素
Vitis 工具的输出结构
v++ 命令的输出目录
Vitis IDE 的输出目录
使用 Vitis 系统编译模式
Vitis 系统编译模式简介
术语
硬件和软件组织
设计捕获与建模
快速入门示例
卷积滤波器建模
硬件系统架构
主机侧数据生成
创建 VSC Makefile
环境设置
使用模板 Makefile
编写定制 Makefile
操作系统与工具链兼容性
构建硬件
加速器硬件接口
用户定义的加速器类
指南宏
compute() API
接口数据类型
平台专用硬件配置
加速器系统组合
使用 vpp::stream 的串流连接
单路径同步流水线
自由运行的 PE
PE 的串流网络
数据传输接口注意事项
应用软件接口
主机代码组织
VPP_ACC 类 API
特殊数据传输模型
加速器执行模型
加速器的异步主机控制
CU 集群和多卡支持
多加速器流水线组合
与 XO 和 RTL 内核的互操作性
将缓冲器从 XO 内核传递到 VPP_ACC
将缓冲器从 VPP_ACC 传递到 XO 内核
调试和确认
软件仿真
硬件仿真
对卡上的应用执行进行剖析
剖析汇总
时间线轨迹
硬件事件追踪
PROFILE_KERNEL 示例
PROFILE_PORT 示例
硬件事件追踪问题与解决方案
受支持的平台和启动示例
平台
入门示例
Vitis C 语言库示例
附加资源与法律声明
赛灵思资源
Documentation Navigator 与设计中心
修订历史
请阅读：重要法律声明

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