IEEE PTP 1588v2 功能描述 - 3.2 简体中文

40G/50G High Speed Ethernet 子系统 v3.2 产品指南 (PG211)

Document ID
PG211
Release Date
2021-02-04
Version
3.2 简体中文

40G/50G 子系统的 IEEE 1588 功能在硬件级别为出入双向提供准确的以太网帧时间戳。

时间戳根据前面定义的输入时钟源(系统定时器)来捕获。不过,此时间源必须与 SerDes 位于同一个时钟域中。您可能需要使用外部电路来重新定时。

在典型的应用中,PTP 算法(或 servo,不属于此 IP)将移除一段时间内(许多包样本)的时间戳错误。这种错误最好要尽可能小,以最大程度减少收敛时间和从时钟漂移。PTP 包通常每秒钟发射约 10 次。

所有入口帧都会获得时间戳。由您负责解读收到的帧,并确定特定帧是否含有 PTP 信息(通过其以太类型来判断)以及判断此时间戳需保留还是丢弃。

如果出口帧被标记为 PTP 帧,则为其设置时间戳。出口帧的时间戳与其用户提供的标签相匹配。

传入帧的时间戳则按照与包起始相对应的 AXI4-Stream 周期,并行显示在用户接口上。然后,您可以根据需要将时间戳添加到包上。

按照定义,时间戳的捕获时间与 SOP 通过 40G/50G High Speed Ethernet 子系统中捕获平面的时间一致,具体如下方原理图中所示:

图 1. 接收 Page-1 Sheet.1 Jitter Test Circuit Jitter Test Circuit Sheet.2 System Time of Day Clock System Time of Day Clock Sheet.3 Sheet.4 clock domain adapter clock domain adapter Sheet.5 Sheet.6 Xilinx PCS XilinxPCS Sheet.7 Ingress frames Ingress frames Sheet.8 Sheet.9 Ethernet frames Ethernet frames Sheet.10 ctl_rx_systemtimerin[79:0] ctl_rx_systemtimerin[79:0] Sheet.11 Sheet.12 Sheet.13 Sheet.14 Sheet.15 AXI-S (Ethernet frames) AXI-S (Ethernet frames) Sheet.16 Xilinx MAC XilinxMAC Sheet.17 Sheet.18 Ethernet frames Ethernet frames Sheet.19 Sheet.20 timestamp and PCS lane timestamp and PCS lane Sheet.21 Sheet.22 Sheet.23 Sheet.24 Sheet.25 Sheet.26 Sheet.27 dt dt Sheet.28 rx_ptp_tstamp_out [79:0] rx_ptp_tstamp_out [79:0] Sheet.29 Sheet.30 rx_serdes_clk domain rx_serdes_clk domain Sheet.31 clk domain clk domain Sheet.32 SFD capture plane SFD capture plane curve.484 Sheet.34 X16341-030916 Sheet.35 Sheet.36 Sheet.37 X16341-080621
图 2. 发射 Page-1 Sheet.1 Jitter Test Circuit Jitter Test Circuit Sheet.2 System Time of Day Clock System Time of Day Clock Sheet.3 Sheet.4 clock domain adapter clock domain adapter Sheet.5 Sheet.6 Xilinx PCS XilinxPCS Sheet.7 egress frames egress frames Sheet.8 Sheet.9 Ethernet frames Ethernet frames Sheet.10 ctl_rx_systemtimerin[79:0] ctl_rx_systemtimerin[79:0] Sheet.11 Sheet.12 Sheet.13 Sheet.14 Sheet.15 tx_ptp1588op_in[1:0] tx_ptp_tag_field_in[15:0] tx_ptp1588op_in[1:0]tx_ptp_tag_field_in[15:0] Sheet.16 Xilinx MAC XilinxMAC Sheet.17 Sheet.18 tag tag Sheet.19 Sheet.20 Ethernet frames Ethernet frames Sheet.21 Sheet.22 Sheet.23 Sheet.24 Sheet.25 Sheet.26 Sheet.27 dt dt Sheet.28 clk domain clk domain Sheet.29 Sheet.30 tx_serdes_refclk domain tx_serdes_refclk domain Sheet.31 SFD capture plane SFD capture plane curve.484 Sheet.33 AXI-S (Ethernet frames) AXI-S (Ethernet frames) Sheet.34 tx_ptp_tstamp_valid_out tx_ptp_tstam_tag_out [15:0] tx_ptp_ts... tx_ptp_tstamp_valid_outtx_ptp_tstam_tag_out [15:0]tx_ptp_tstamp_out [79:0]stat_tx_ptp_fifo_write_errorstat_tx_ptp_fifo_read_error Sheet.35 Sheet.36 X16342-030916 Sheet.37 Sheet.38 Sheet.39 X16342-080621