| LogiCORE™ IP 相关信息表 | |
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| 子系统规格 | |
| 支持的器件系列 |
Versal™ ACAP Zynq® UltraScale+™ RFSoC Zynq® UltraScale+™ MPSoC Virtex® UltraScale+™ Kintex® UltraScale+™ Kintex® UltraScale™ |
| 支持的用户接口 |
适用于 50 Gb/s 的 128 位跨接包 AXI4-Stream 适用于 40 Gb/s 的 128 位跨接包或 256 位 AXI4-Stream |
| 资源 | 性能和资源使用情况网页 |
| 随子系统提供 | |
| 设计文件 | 加密 RTL |
| 设计示例 | Verilog |
| 测试激励文件 | Verilog |
| 约束文件 | 赛灵思设计约束 (XDC) |
| 仿真模型 | Verilog |
| 支持的软件驱动程序 | 不适用 |
| 经过测试的设计流程 1 | |
| 设计输入 | Vivado® Design Suite |
| 仿真 | 如需了解受支持的仿真器，请参阅赛灵思设计工具：版本说明指南。 |
| 综合 | Synopsys 或 Vivado 综合 |
| 支持 | |
| 版本说明和已知问题 | 主答复记录：54690 |
| 所有 Vivado IP 变更日志 | Vivado IP 主变更日志：72775 |
| 赛灵思支持网页 | |
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