如需获取有关 Vivado® 仿真组件的全面信息以及有关如何使用受支持的第三方工具的信息，请参阅 Vivado Design Suite 用户指南：逻辑仿真(UG900)。
每个版本都包含一个演示仿真测试激励文件。在包含的加密 RTL 上执行仿真。测试激励文件包括从用户接口的 TX 侧环回、通过 TX 电路、环回到 RX 电路并检查用户接口的 RX 侧接收到的包。
环回仿真包含通过收发器的路径。仿真是使用专为多个常见的业界标准仿真器所提供的 Linux 脚本来运行的。
如需了解更多信息，请参阅 测试激励文件。
由于完成对齐所需时间较长，仿真完成所需时间可能较长。可通过 `define SIM_SPEED_UP 来缩短仿真时间，它可通过减少 PCS 通道对齐标记 (AM) 间隔来帮助 IP 加速实现对齐。设置 `define SIM_SPEED_UP 将减少 CTL_TX_VL_LENGTH_MINUS1 和 CTL_RX_VL_LENGTH_MINUS1。
SIM_SPEED_UP 选项在下列情况下可用于加速仿真：在串行环回中，或者在两个端点处都可减少对齐标记间隔的情况下。该选项与使用串行环回的设计示例仿真兼容。
- SIM_SPEED_UP 仅在运行 RTL 仿真时才可用。它在使用综合后或实现后网表运行仿真时不可用。
- 更改 CTL_TX_VL_LENGTH_MINUS1 和 CTL_RX_VL_LENGTH_MINUS1 的默认值将违反 IEEE 802.3 规范。
- 减少 AM 间隔将导致链路上的可用带宽减小。使用仅限 PCS 核时，TX 核不向用户逻辑提供反压，并且减小的带宽可能在连续传输大量包时导致 stat_tx_fifo_error。
- 此更改只能在仿真中执行。对于在硬件中运行的设计，必须使用默认 IEEE 值。
- 全速率仿真仍应在不使用 SIM_SPEED_UP 选项的情况下运行。
VCS
使用 vlogan 选项：+define+SIM_SPEED_UP。
ModelSim
使用 vlog 选项：+define+SIM_SPEED_UP。
IES
使用 ncvlog 选项：+define+SIM_SPEED_UP。
Vivado 仿真器
使用 xvlog 选项：-d SIM_SPEED_UP。
启用 RS-FEC 的配置仿真
为加速仿真，可应用 SIM_SPEED_UP 并在“Settings”窗口中取消选中Use Precompiled IP simulation libraries复选框，如下图中所示。如不执行此操作，仿真可能长时间运行并导致超时错误。
