本节描述了组件支持封装器层级上的所有 40G/50G 配置的时钟设置。其中包含 3 种完全不同的时钟架构(按功能和选项区分):
另外,还描述了 自动协商和链路训练时钟。
注释: 在 Vivado IDE 中选择“Data Path Interface”作为 256 位常规 AXI4-Stream 时,TX/RX AXI4-Stream 设计示例应使用
tx_out_clk
;否则可能导致包不匹配。本节描述了组件支持封装器层级上的所有 40G/50G 配置的时钟设置。其中包含 3 种完全不同的时钟架构(按功能和选项区分):
另外,还描述了 自动协商和链路训练时钟。
tx_out_clk
;否则可能导致包不匹配。