设计示例层级 - 3.2 简体中文

下图显示了当 GT（串行收发器）位于 UltraScale/UltraScale+ 器件的 IP 核内时，l_ethernet_0 单核配置设计示例的各个模块的例化及其层级。重定时寄存器用于核与 GT 之间的数据同步。时钟帮助程序块用于为该核生成所需时钟频率。

对于 Versal 平台，gt_quad_base（适用于 Versal 的 GT Wizard）只能是设计示例的一部分。将使用 IP integrator（块自动化装置）在块设计中连接 40G/50G High Speed Ethernet IP 和 GT（串行收发器）IP。图 1 显示了 Versal ACAP 的单核配置的层级。

下面是适用于不同配置的用户接口：

• MAC/PCS 配置
  • AXI4-Stream，表示数据路径接口
  • AXI4-Lite，表示控制接口和统计数据接口
• PCS 配置
  • MII，表示数据路径接口
  • AXI4-Lite，表示控制接口和统计数据接口

l_ethernet_0_pkt_gen_mon 模块用于生成数据包以进行完整性测试。包生成和检查由有限状态机 (FSM) 模块控制。

可选模块的描述如下：

l_ethernet _0_trans_debug

在 Vivado® 集成设计环境 (IDE) 的“GT Selection and Configuration”选项卡下启用Additional GT Control and Status Ports复选框、在“GT Selection and Configuration”选项卡下选中Include GT subcore in example design选项或在“Configuration”选项卡下选中Runtime Switchable mode选项时，在设计示例中即存在此模块。此模块从 l_ethernet 核中引出所有 GT 通道 DRP 端口以及收发器模块的部分控制端口和状态端口。

重定时寄存器

在“GT Selection and Configuration”选项卡下选中Enable Retiming Register选项时，将在核与 GT 之间包含一个单阶流水线寄存器以简化时序，其中使用 gt_txusrclk2 表示 TX 路径，使用 gt_rxusrclk2 表示 RX 路径。但默认情况下，针对 GT 与核之间的信号完成二阶寄存。

注释： 对于 Runtime Switchable，如果在 Vivado IDE 中单击Auto Negotiation/Link training，那么在开关期间将仅以 40G 数据速率执行 AN 操作，并在任务模式下执行 LT 操作。

下图显示了 l_ethernet_0 多核配置设计示例的各个模块的例化及其层级。