DPUCZDX8G IP は、たたみ込みアーキテクチャを選択できます。このアーキテクチャは、たたみ込みユニットの並列度に関係します。DPUCZDX8G IP のアーキテクチャには、B512、B800、B1024、B1152、B1600、B2304、B3136、および B4096 があります。
DPUCZDX8G のたたみ込みアーキテクチャには、ピクセル並列度、入力チャネル並列度、出力チャネル並列度の 3 つの次元の並列度があります。入力チャネル並列度は、常に出力チャネル並列度と同じになります (表 8 の channel_parallel と同じ)。
図 1. 並列化を 3 次元で可視化
図 10 では、入力チャネル並列度 (ICP) = 3、出力チャネル並列度 (OCP) = 3、ピクセル並列度 (PP) = 2 としています。OCP は、たたみ込み演算で使用するカーネル数に相当します。図中のピクセルは、わかりやすくするために任意で使用しています。
注記: 計算に使用されるエレメントは、各チャンネルから 1 ピクセルずつ使用します （図中の赤い立方体)。ICP = OCP = 3、PP = 2 の場合、1 サイクルあたりのたたみ込み MAC 数は 3 * 3 * 2 = 18 となります。
必要なプログラマブル ロジック リソースは、アーキテクチャによって異なります。大規模なアーキテクチャの方が性能は高くなりますが、使用するリソース量も多くなります。次の表に、各アーキテクチャの並列度を示します。
| DPUCZDX8G アーキテクチャ | ピクセル並列度 (PP) | 入力チャネル並列度 (ICP) | 出力チャネル並列度 (OCP) | ピーク OPS (1 サイクルあたりの演算実行回数) |
|---|---|---|---|---|
| B512 | 4 | 8 | 8 | 512 |
| B800 | 4 | 10 | 10 | 800 |
| B1024 | 8 | 8 | 8 | 1024 |
| B1152 | 4 | 12 | 12 | 1150 |
| B1600 | 8 | 10 | 10 | 1600 |
| B2304 | 8 | 12 | 12 | 2304 |
| B3136 | 8 | 14 | 14 | 3136 |
| B4096 | 8 | 16 | 16 | 4096 |
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