DPUCZDX8G IP にはスレーブ インターフェイスが 1 つだけ含まれます。DPUCZDX8G コアの数は、ウィザードの Number of DPU Cores オプションで指定した、DPU_NUM パラメーターの値で決定されます。各 DPUCZDX8G コアには 3 つのマスター インターフェイス (命令フェッチ用に 1 つと、データ アクセス用に 2 つ) があります。
DPUCZDX8G が DDR メモリ空間に正しくアクセスできている限り、AXI Interconnection IP で DPUCZDX8G IP をプロセッシング システム (PS) に接続できます。一般に、データが Interconnect IP を介して転送されると、データ トランザクションの遅延が大きくなります。Interconnect IP を介することで発生する遅延により、DPUCZDX8G の性能が低下します。したがって、ザイリンクスでは、PS の AXI スレーブ ポートが十分にある場合、DPUCZDX8G の各マスター インターフェイスと PS の接続には AXI Interconnect IP を使用せず、直接接続することを推奨します。
DPUCZDX8G に対して PS の AXI スレーブ ポートが十分にない場合、AXI Interconnect IP を使用する必要があります。データ フェッチ用の 2 つの AXI マスター ポートは高帯域幅ポートであり、命令フェッチ用の AXI マスター ポートは低帯域幅ポートです。一般に、命令フェッチ用のすべてのマスター ポートは 1 つのインターコネクトを介して PS の S_AXI_LPD に接続することを推奨します。残りのデータ フェッチ用マスター ポートは、可能な限り PS に直接接続します。ザイリンクスは、優先度の高い DPUCZDX8G コアのマスターポート (DPU0 などの小さい番号) を優先度の高い PS のスレーブ ポート (S_AXI_HP0_FPD などの小さい番号) に直接接続することを推奨します。
たとえば、3 つの DPUCZDX8G コアと 1 つの SFM コアがある場合、7 つのマスター ポートと 4 つのスレーブ ポート (S_AXI_HP1 ~ 3 および S_AXI_HPC0) があります。可能な接続のセットアップは次のとおりです。
- DPU0_DATA0 ~ HP1
- DPU0_DATA1 ~ HP2
- DPU1_DATA0 および DPU1_DATA1 ~ HP3
- DPU2_DATA0、DPU2_DATA1、および SFM ~ HPC0
DPUCZDX8G のスレーブ ポートは、PS の M_AXI_HPM0_LPD に接続することが推奨されます。
次に、Zynq UltraScale+ MPSoC の DPUCZDX8G と PS の推奨接続を示します。DPUCZDX8G コアの数は 3 に設定され、softmax 関数は有効です。