リセット - 4.0 日本語

Zynq UltraScale+ MPSoC 向け DPUCZDX8G 製品ガイド (PG338)

Document ID
PG338
Release Date
2022-06-24
Version
4.0 日本語

DPUCZDX8G IP には 3 つの入力クロックがあり、それぞれのクロックに対応するリセットがあります。各リセットは、対応するクロックに同期する必要があります。クロックとリセットが同期していない場合、DPU は正しく動作しない可能性があります。同期リセット信号を生成するには、Processor System Reset IP の使用を推奨します。次の図に、リファレンス デザインを示します。

図 1. DPU リセット回路の例