AXI4-Lite 主端口 - 4.0 简体中文

QDMA Subsystem for PCI Express v4.0 产品指南 (PG302)

Document ID: PG302
Release Date: 2022-05-20
Version: 4.0 简体中文

表 1. 配置 AXI4-Lite 存储器映射写入主接口端口描述
信号名称	I/O	描述
m_axil_awaddr[31:0]	输出	此信号为存储器映射写入地址（从主机到用户逻辑）。
m_axil_awprot[2:0]	输出	保护类型。
m_axil_awvalid	输出	此信号断言有效即表示存在发射到 m_axil_awaddr 上的地址的有效写入请求。
m_axil_awready	输入	主写入地址就绪。
m_axil_awuser [54:0]	输出	m_axil_awuser[11:0] = 保留 m_axil_awuser[15:12] = bar id m_axil_awuser[18:16] = 保留 m_axil_awuser[30:19] = 功能编号 m_axil_awuser[31] = 保留 m_axil_awuser[39:32] = 总线编号 m_axil_awuser[42:40] = vf 组 m_axil_awuser[54:43] = vfg 偏移
m_axil_wdata[31:0]	输出	主写入数据。
m_axil_wstrb[3:0]	输出	主写入选通。
m_axil_wvalid	输出	主写入有效。
m_axil_wready	输入	主写入就绪。
m_axil_bvalid	输入	主响应有效。
m_axil_bresp[1:0]	输入
m_axil_bready	输出	主响应有效。

表 2. 配置 AXI4-Lite 存储器映射读取主接口端口描述
信号名称	I/O	描述
m_axil_araddr[31:0]	输出	此信号为存储器映射读取地址（从主机到用户逻辑）。
m_axil_aruser[54:0]	输出	m_axil_aruser[11:0] = 保留 m_axil_aruser[15:12] = bar id m_axil_aruser[18:16] = 保留 m_axil_aruser[30:19] = 功能编号 m_axil_aruser[31] = 保留 m_axil_aruser[39:32] = 总线编号 m_axil_aruser[42:40] = vf 组 m_axil_aruser[54:43] = vfg 偏移
m_axil_arprot[2:0]	输出	保护类型。
m_axil_arvalid	输出	此信号断言有效即表示存在发射到 m_axil_araddr 上的地址的有效读取请求。
m_axil_arready	输入	主读取地址就绪。
m_axil_rdata[31:0]	输入	主读取数据。
m_axil_rresp[1:0]	输入	主读取响应。
m_axil_rvalid	输入	主读取有效。
m_axil_rready	输出	主读取就绪。