Bridge - 4.0 简体中文

QDMA Subsystem for PCI Express v4.0 产品指南 (PG302)

Document ID
PG302
Release Date
2022-05-20
Version
4.0 简体中文

Bridge 核是 AXI4PCI Express 集成块之间的接口。它包含存储器映射 AXI4AXI4-Stream Bridge 以及 AXI4-Stream Enhanced Interface Block for PCIe。存储器映射 AXI4AXI4-Stream Bridge 包含一个寄存器块和两个功能半桥,称为 Slave Bridge 和 Master Bridge。

  • Slave Bridge 作为从器件连接到 AXI4 Interconnect,以处理任何发出的 AXI4 主接口读取或写入请求。
  • Master Bridge 作为主器件连接到 AXI4 Interconnect,以处理 PCIe 生成的读取或写入 TLP。
  • 寄存器块包含在 Bridge 核中使用的寄存器,用于将使用 AXIBAR 参数提供的 AXI4 存储器映射 (MM) 地址范围动态映射到 PCIe 范围的地址。

该核使用一组中断来检测和标记错误情况。