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子系统规格 |
| 支持的器件系列
1
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UltraScale+™
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| 支持的用户接口 |
AXI4 存储器映射、AXI4-Stream、AXI4-Lite
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| 资源 |
资源使用情况网页。 |
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子系统
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| 设计文件 |
加密 System Verilog |
| 设计示例 |
Verilog |
| 测试激励文件 |
Verilog |
| 约束文件 |
赛灵思约束文件 (XDC) |
| 仿真模型 |
Verilog |
| 支持的软件驱动程序 |
Linux、DPDK 和 Windows 驱动程序
2
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| 经过测试的设计流程
3
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| 设计输入 |
Vivado Design Suite
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| 仿真 |
如需了解受支持的仿真器的相关信息，请参阅赛灵思设计工具：版本说明指南。 |
| 综合 |
Vivado 综合 |
| 支持 |
| 版本说明和已知问题 |
主答复记录：70927
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| 所有 Vivado IP 变更日志 |
Vivado IP 主变更日志：72775
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赛灵思技术支持网页
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- 如需获取受支持的器件的完整列表，请参阅 Vivado IP 目录。
- 如需获取驱动程序详情，请参阅赛灵思 DMA IP 驱动程序。
- 如需了解受支持的工具版本的相关信息，请参阅赛灵思设计工具：版本说明指南。
- 对于 Versal ACAP，请参阅
Versal ACAP DMA and Bridge Subsystem for PCI Express 产品指南(PG344)。
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