PIPE 模式仿真 - 4.0 简体中文

QDMA Subsystem for PCI Express v4.0 产品指南 (PG302)

Document ID
PG302
Release Date
2022-05-20
Version
4.0 简体中文

QDMA Subsystem for PCIe 支持 PIPE 模式仿真,在此模式下,核的 PIPE 接口连接到链路伙伴的 PIPE 接口。此模式可提升仿真速度。

在“Endpoint”(端点)模式和“Root Port”(根端口)模式下,均可使用“Customize IP”(自定义 IP)对话框的“Basic”(基本)选项卡上的Enable PIPE Simulation(启用 PIPE 仿真)在当前 Vivado® Design Suite 解决方案设计示例中启用 PIPE 模式仿真。在核边界处生成的外部 PIPE 接口信号可用于访问外部器件。启用该功能还可提供必要的挂钩,以便使用第三方 PCI Express® VIP/BFM 代替随设计示例提供的 Root Port 模型。

下表描述了核顶层可用的 PIPE 总线信号及其在 EP 核 (pcie_top) PIPE 信号内的对应映射。

表 1. 输入命令和端点 PIPE 信号映射
输入命令 端点 PIPE 信号映射
common_commands_in[25:0] 不使用
表 2. 输出命令和端点 PIPE 信号映射
输出命令 端点 PIPE 信号映射
common_commands_out[0] pipe_clk 1
common_commands_out[2:1] pipe_tx_rate_gt 2
common_commands_out[3] pipe_tx_rcvr_det_gt
common_commands_out[6:4] pipe_tx_margin_gt
common_commands_out[7] pipe_tx_swing_gt
common_commands_out[8] pipe_tx_reset_gt
common_commands_out[9] pipe_tx_deemph_gt
common_commands_out[16:10] 不使用 3
  1. pipe_clk 是基于核配置的输出时钟。对于 Gen1 速率,pipe_clk 为 125 MHz。对于 Gen2 和 Gen3,pipe_clk 为 250 MHz。
  2. pipe_tx_rate_gt 表示流水线速率(2'b00-Gen1、2'b01-Gen2 和 2'b10-Gen3)。
  3. 此端口的功能已被弃用,可将其保留并保持未连接状态。
表 3. 输入总线与端点 PIPE 信号映射
输入总线 端点 PIPE 信号映射
pipe_rx_0_sigs[31:0] pipe_rx0_data_gt
pipe_rx_0_sigs[33:32] pipe_rx0_char_is_k_gt
pipe_rx_0_sigs[34] pipe_rx0_elec_idle_gt
pipe_rx_0_sigs[35] pipe_rx0_data_valid_gt
pipe_rx_0_sigs[36] pipe_rx0_start_block_gt
pipe_rx_0_sigs[38:37] pipe_rx0_syncheader_gt
pipe_rx_0_sigs[83:39] 不使用
表 4. 输出总线与端点 PIPE 信号映射
输出总线

端点 PIPE 信号映射

pipe_tx_0_sigs[31: 0] pipe_tx0_data_gt
pipe_tx_0_sigs[33:32] pipe_tx0_char_is_k_gt
pipe_tx_0_sigs[34] pipe_tx0_elec_idle_gt
pipe_tx_0_sigs[35] pipe_tx0_data_valid_gt
pipe_tx_0_sigs[36] pipe_tx0_start_block_gt
pipe_tx_0_sigs[38:37] pipe_tx0_syncheader_gt
pipe_tx_0_sigs[39] pipe_tx0_polarity_gt
pipe_tx_0_sigs[41:40] pipe_tx0_powerdown_gt
pipe_tx_0_sigs[69:42] 不使用 1
  1. 此端口的功能已被弃用,可将其保留并保持未连接状态。