QDMA 全局端口 - 4.0 简体中文

QDMA Subsystem for PCI Express v4.0 产品指南 (PG302)

Document ID
PG302
Release Date
2022-05-20
Version
4.0 简体中文
表 1. QDMA 全局端口描述
端口名称 I/O 描述
sys_clk 输入 应从参考时钟 IBUFDS_GTE4 的 ODIV2 端口驱动。请参阅 UltraScale+ Integrated Block for PCI Express LogiCORE IP 产品指南(PG213)
sys_clk_gt 输入 PCIe 参考时钟。应从参考时钟 IBUFDS_GTE4 的端口驱动。请参阅 UltraScale+ Integrated Block for PCI Express LogiCORE IP 产品指南(PG213)
sys_rst_n 输入 从 PCIe 边缘连接器复位信号进行复位。
pci_exp_txp [PL_LINK_CAP_MAX_LINK_WIDTH-1:0] 输出 PCIe TX 串行接口。
pci_exp_txn [PL_LINK_CAP_MAX_LINK_WIDTH-1:0] 输出 PCIe TX 串行接口。
pci_exp_rxp [PL_LINK_CAP_MAX_LINK_WIDTH-1:0] 输入 PCIe RX 串行接口。
pci_exp_rxn [PL_LINK_CAP_MAX_LINK_WIDTH-1:0] 输入 PCIe RX 串行接口。
user_lnk_up 输出 输出处于高电平有效表示 PCI Express 核已正常链接至主机器件。
axi_aclk 输出 用户时钟输出。PCIe 衍生时钟输出,用于来自 QDMA 的所有接口信号输出和输入 QDMA 的所有接口信号。此时钟用于驱动来自 QDMA 的输入和门电路输出。
axi_aresetn 输出 用户复位输出。AXI 复位信号,与 axi_aclk 输出上提供的时钟同步。此复位应驱动所有对应的 AXI Interconnect aresetn 信号。
soft_reset_n 输入 软核复位(低电平有效)。此端口用于断言复位有效,并复位 DMA 逻辑。它仅复位 DMA 逻辑。用户应负责对此端口执行断言有效和断言无效。
phy_ready 输出 Phy 就绪输出状态。
csr_prog_done 输出 仅当选中 IP 自定义 GUI 的“Basic”(基本)选项卡中的“AXI-Lite CSR Slave Interface”(AXI-Lite CSR 从接口)选项时,才会启用此端口。该端口指示是否可以访问 AXI4-Lite CSR 接口。

1'b0:AXI4-Lite CSR 从接口不可访问。

1'b1:AXI4-Lite CSR 从接口可访问。

所有 AXI 接口均由 axi_aclk 信号进行输入输出时钟设置。您负责使用 axi_aclk 将所有信号驱动到 DMA 内。