时钟设置 - 4.0 简体中文

图 1. 时钟设置

PCIe® 时钟（pipe_clk、core_clk、user_clk 和 mcap_clk）均由 bufg_gt（源自 txoutclk 管脚）驱动。这些时钟是通过 CPLL 衍生的时钟（源自 gtrefclk0）。在使用 QPLL 的应用中，仅当继续从 CPLL 衍生 txoutclk 时，才会将 QPLL 提供给 GT PCS/PMA 块。此 IP 的所有用户接口信号的时序约束都与相同时钟 (user_clk) 有关，根据配置的链路速度和宽度，该时钟频率可以是 62.5 MHz、125 MHz 或 250 MHz。QDMA Subsystem for PCIe 和用户逻辑主要用于 user_clk。