约束子系统 - 4.0 简体中文

所需约束

QDMA Subsystem for PCIe 子系统需满足时序约束和其它物理实现约束的规格，方可满足指定的 PCI Express® 性能要求。这些约束在赛灵思设计约束 (XDC) 文件中提供。生成的 XDC 中的管脚分配和层级名称对应于所提供的设计示例。

重要：如果不使用设计示例顶层文件，请将参考时钟的 IBUFDS_GTE4 实例、sys_rst 的 IBUF 实例以及与这 2 个实例关联的位置和时序约束一起复制到您的本地设计顶层。

为了达成一致的实现结果，通过赛灵思工具运行设计时，必须使用包含这些未经修改的原始约束的 XDC。如需获取有关 XDC 或特定约束的定义及其使用方式的更多详细信息，请参阅 Vivado Design Suite 用户指南：使用约束(UG903)。

随 Integrated Block for PCIe 解决方案提供的约束已通过硬件测试，可提供一致结果。约束可修改，但前提是充分了解每个约束的影响。此外，如果设计背离所提供的约束，则对此类设计不予支持。

XDC 的器件选择部分可将有关设计的目标器件、封装和速度等级的信息告知实现工具。

器件选择部分始终包含器件选择行，但也包含特定于器件或封装的选项。以下显示了器件选择行示例：

CONFIG PART = xcvu9p-flgb2104-2-i

如需了解有关时钟要求的详细信息，请参阅 UltraScale+ Integrated Block for PCI Express LogiCORE IP 产品指南(PG213) 。

如需了解有关时钟要求的详细信息，请参阅 UltraScale+ Integrated Block for PCI Express LogiCORE IP 产品指南(PG213) 。

如需了解有关时钟要求的详细信息，请参阅 UltraScale+ Integrated Block for PCI Express LogiCORE IP 产品指南(PG213) 。

本节不适用于此 IP 子系统。

本节不适用于此 IP 子系统。

本节不适用于此 IP 子系统。

默认情况下，IP 核级约束可将块 RAM、收发器和 PCIe 块锁定到建议的位置。要调整这些块的位置，必须在 XDC 约束文件中覆盖这些块的约束。为此，请执行以下操作：

用户 XDC 约束通常限定为设计顶层；因此，请确保这些约束所引用的单元在复制粘贴后仍有效。通常，您需要以完整层级名称来更新模块路径。

注释：如果某些位置需要进行交换（即，新位置当前被另一个模块占据），有 2 种方法可用：

如有临时位置可用，请首先将第 1 个模块移至新的临时位置。然后，将第 2 个模块移至原先被第 1 个模块占据的位置。下一步，将第 1 个模块移至第 2 个模块的位置。这些步骤可在 XDC 约束文件中完成。
如果没有其它位置可用作为临时位置，请在 Tcl 命令窗口中对第 1 个模块使用 reset_property 命令，然后将第 2 个模块移至此位置。reset_property 命令无法在 XDC 约束文件中执行，必须从 Tcl 命令文件调用，或者直接输入 Tcl 控制台 (Tcl Console)。