下表列出了本文档的修订历史。
章节 | 修订综述 |
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2022 年 6 月 24 日 4.0 版 | |
整个文档 | 因 IP 版本已更新至 4.0,对整个文档进行技术更新。 |
2022 年 1 月 20 日 3.4 版 | |
整个文档 |
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2021 年 7 月 22 日 3.3 版 | |
DPU 配置 |
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2021 年 2 月 3 日 3.3 版 | |
DPU 配置 | 更新了 配置 Clocking Wizard。 |
2020 年 12 月 17 日 3.3 版 | |
整个文档 |
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2020 年 7 月 7 日 3.2 版 | |
整个文档 |
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2020 年 3 月 23 日 3.2 版 | |
整个文档 |
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2019 年 12 月 2 日 3.1 版 | |
整个文档 | 更新 Vitis™ 器件支持流程。 |
2019 年 8 月 13 日 3.0 版 | |
Vitis AI 开发套件 | 更新描述。 |
配置选项 | 在“RAM 用量”和“通道增广”部分中添加描述,并在“Softmax”部分中更新数值。 |
“Advanced”选项卡 | 在“DSP 级联”部分中添加注释,在“不同 DSP 用法的资源”表中更新了高 DSP 的 LUT 数值。 |
构建 PetaLinux 工程 | 更新代码。 |
2019 年 7 月 31 日 3.0 版 | |
概述 | 更新整个章节。 |
产品规格 | 更新整个章节。 |
表 1:DPU 信号描述 | 添加 dpu_2x_clk_ce 描述。 |
DPU 配置 | 更新整个章节。 |
引言 | 更新描述。 |
表 7:DPU 支持的深度神经网络特征和参数 | 更新逐通道卷积和最大池化描述。 |
配置选项 | |
为 dpu_2x_clk 添加 CE | 添加章节。 |
开发流程 | 更新整个章节。 |
将 DPUCZDX8G 添加到存储库中,或者从先前版本的 DPUCZDX8G 进行升级 | 更新章节。 |
在 Zynq-7000 器件中自定义和生成核 | 更新图示。 |
设计示例 | 更新整个章节。 |
DPU 配置 | 更新章节。 |
2019 年 6 月 7 日 2.0 版 | |
Vitis AI 开发套件 | 新增描述。 |
表 1:DPU 信号描述 | 新增 softmax 描述。 |
中断 | 更新注释。 |
表 7:DPU 支持的深度神经网络特征和参数 | 添加逐通道卷积。 |
配置选项 | 添加部分新的特征:逐通道卷积、平均池化、ReLU 类型和 softmax。更新 DPU GUI 的部分图示。添加有关 s-axi 时钟模式的描述。 |
表 12:不同模型的性能 | 更新表格。 |
表 13:DPU-B1152 和 DPU-B4096 的 I/O 带宽要求 | 更新表格。 |
寄存器时钟 | 修复建议的 DPU 时钟频率。 |
配置 Clocking Wizard | 更新描述和图示。 |
为 dpu_2x_clk 添加 CE | 更新描述和图示。 |
配置 DPUCZDX8G 参数 | 更新图示。 |
将 DPUCZDX8G 连接到 Zynq UltraScale+ MPSoC 中的处理器系统 | 更新章节。 |
分配寄存器地址 | 更新注释。 |
在 Zynq-7000 器件中自定义和生成核 | 添加章节。 |
设计文件 | 更新图示。 |
DPU 配置 | 更新图示。 |
软件设计 | 更新章节。 |
2019 年 3 月 26 日 1.2 版 | |
构建 PetaLinux 工程 | 更新描述。 |
构建演示 | 更新图示。 |
演示执行 | 更新代码。 |
2019 年 3 月 8 日 1.1 版 | |
表 6:reg_dpu_base_addr | 更新描述。 |
图 10:DPU 配置 | 更新图示。 |
构建 PetaLinux 工程 | 更新代码。 |
构建演示 | 更新描述。 |
2019 年 3 月 5 日 1.1 版 | |
设计示例 | 添加有关 DPU 目标参考设计的章节。 |
2019 年 2 月 28 日 1.0 版 | |
初始版本。 | 不适用 |