- 支持通过 1 个 AXI 从接口来访问配置和状态寄存器。
- 支持通过 1 个 AXI 主接口执行指令提取。
- 支持每条通道单独配置。
- IP 支持多种变体，可从逻辑资源利用率和并行度两方面进行缩放。配置包括：B512、B800、B1024、B1152、B1600、B2304、B3136 和 B4096，其中采用的命名法表示每个 DPU 时钟周期的 MAC 总数。
- 软件和 IP 核支持单个赛灵思 SoC 内最多包含 4 个同构 DPU 实例
以下列表高亮了 DPUCZDX8G 支持的关键运算符：
- 支持卷积和转置卷积
- 逐通道卷积和逐通道转置卷积
- 最大池化
- 平均池化
- ReLU、ReLU6、Leaky ReLU、Hard Sigmoid 和 Hard Swish
- 逐元素求和与逐元素乘法
- 扩张
- 重组
- 完全连接的层
- Softmax
- 串联、批量归一化