DPUCZDX8G IP 仅包含一个从接口。DPUCZDX8G 核的数量取决于 DPU_NUM 参数，此参数是通过向导中的Number of DPU Cores（DPU 核数）选项来配置的。每个 DPUCZDX8G 核都有 3 个主接口，1 个用于指令提取，另 2 个用于数据访问。
只要 DPUCZDX8G 能正确访问 DDR 存储空间，即可通过 AXI Interconnection IP 将 DPUCZDX8G IP 连接到处理器系统 (PS)。通常，通过 Interconnect IP 传输数据时，数据传输延迟将增大。由 Interconnect 引发的延迟将降低 DPUCZDX8G 性能。因此，赛灵思建议，只要 PS 上有足够的 AXI 从端口可用，DPUCZDX8G 中的每个主接口都通过直接连接来连接到 PS，而不是通过 AXI Interconnect IP 来连接。
如果 PS 中没有足够 AXI 从端口可供 DPUCZDX8G 使用，则无法避免使用 AXI Interconnect 进行连接。用于数据提取的 2 个 AXI 主端口均为高带宽端口，用于指令提取的 AXI 主端口则是低带宽端口。通常，建议用于指令提取的所有主端口都通过单个 Interconnect 连接到 PS 的 S_AXI_LPD。其余用于数据提取的主端口都应尽可能直接连接到 PS。赛灵思建议将优先级更高（值更小，例如，DPU0）的 DPUCZDX8G 核主端口直接连接到优先级更高（值更小，例如，S_AXI_HP0_FPD）的 PS 从端口。
例如，如果有 3 个 DPUCZDX8G 核和 1 个 SFM 核，那么将有 7 个主端口和 4 个从端口：S_AXI_HP1~3 和 S_AXI_HPC0。可能的连接设置应为：
- DPU0_DATA0 到 HP1
- DPU0_DATA1 到 HP2
- DPU1_DATA0 和 DPU1_DATA1 到 HP3
- DPU2_DATA0、DPU2_DATA1 和 SFM 到 HPC0
建议 DPUCZDX8G 的从端口连接到 PS 的 M_AXI_HPM0_LPD。
此处显示了 Zynq UltraScale+ MPSoC 中 DPUCZDX8G 与 PS 之间的参考连接。DPUCZDX8G 核数设为 3，并启用 Softmax 函数。
