硬件架构 - 4.0 简体中文

面向 Zynq UltraScale+ MPSoC 的 DPUCZDX8G 产品指南 (PG338)

Document ID
PG338
Release Date
2022-06-24
Version
4.0 简体中文

下图显示了 DPUCZDX8G 的详细硬件架构。DPUCZDX8G 会在启动时从片外存储器中提取指令,用于控制计算引擎的操作。这些指令是由 Vitis™ AI 编译器生成的,编译器会执行包括层级融合在内的各项重大最优化操作。

片上存储器用于缓冲器输入激活、中间特征映射和输出元数据,以达成高吞吐量和高效率的目标。这些数据会尽可能加以复用,以降低外部存储器带宽要求。对于计算引擎,会使用深度流水打拍式设计。处理元件 (PE) 会充分利用各种高精度构建块,例如,赛灵思器件中的乘法器、加法器和累加器。

图 1. DPUCZDX8G 硬件架构