赛灵思 Clocking Wizard IP 的实例可实现上述电路。以下提供的示例用于演示用户如何实现此类设计。在此示例中，
s_axi_aclk 的频率设为 100 MHz，m_axi_dpu_aclk 的频率设为 325 MHz。因此，dpu_2x_clk 的频率应相应设为 650 MHz。下图显示了建议的“Clocking Options”（时钟设置选项）选项卡配置。 注释： 原语参数单选按钮必须设为“Auto”（自动）。
图 1. 建议的 Clocking Wizard 时钟设置选项
此外，在 Clocking Wizard IP 的“Output Clocks”（输出时钟）选项卡中，针对 m_axi_dpu_aclk 和 dpu_2x_clk 必须选中“Matched Routing”（匹配布线）。“Matched Routing”选项可确保尽可能减小来自 Clocking Wizard IP 的两个或更多个输出时钟的偏差（在此例中即两个 BUFGCE_DIV 实例的输出）。相关配置如下图所示。
图 2. “Clocking Wizard”中的“Matched Routing”
注释： 填充“Output Clocks”（输出时钟）选项卡时，请按频率从高到低顺序来填充时钟。这样可确保实现的架构能充分利用 BUFGCE_DIV。下图显示了正确的顺序。图 (a) 中的设置实现了“Summary”页面中的专用时钟设计，而图 (b) 未能实现此设计。例如，我们发现图 18(a) 中使用的频率排序会生成 2 个 BUFGCE_DIV 缓冲器，而图 18(b) 中使用的错误排序将生成一个例化，此例化利用来自 PLL 或 MMCM 的 2 个离散输出，结果导致输出偏差不理想。欲知详情，请参阅
Clocking Wizard LogiCORE IP 产品指南(PG065)。
图 2. clkout 频率顺序的比较
