Unlike the command-line flow, which is defined largely by the user through
command or Makefile, the Vitis IDE defines the
structure of the projects and output directories in a system design project. In the
Vitis IDE, an Application project for
acceleration or heterogeneous design can have four different projects associated with
it. The projects include:
- Top-level System project: This is the project used to build the
integrated system design, and is where you will find the consolidated contents
of the packaged system design which is the result of the
v++ --packageprocess - Software Application project: This contains the source and compiled results of the software application which runs on an x86 or Arm processor
- PL Kernels project: This project contains the source files for
one or more PL kernels used by the system, and the results of the
v++ --compilecommand - Hardware Linking project: This project contains the linked
system design which is the results of the
v++ --linkcommand
Tip: Each of the projects below starts with the
Emulation-HW folder which is where the Vitis IDE places the build content for the hardware
emulation build. The files presented here are for that build target. Some of the files
at the deeper levels are not displayed, but can be found by navigating into the
hierarchy of completed builds.
Top-Level System Project
The top-level system project contains all of the other projects as sub-projects. This is where the definition and construction of the system design are provided. This includes the output of the package process, which generates the final fixed platform and device binary, and packages it into an SD card or QSPI image.
├── Emulation-HW
│ ├── binary_container_1.xclbin
│ ├── binary_container_1.xclbin.package_summary
│ ├── emulation.pid
│ ├── makefile
│ ├── package
│ │ ├── emu_qemu_scripts
│ │ │ ├── start_pmc.sh
│ │ │ └── start_qemu.sh
│ │ ├── launch_hw_emu.sh
│ │ ├── pmu_args.txt
│ │ ├── qemu_args.txt
│ │ ├── qemu_output.log
│ │ ├── qemu_resize_img.sh
│ │ ├── sd_card
│ │ │ ├── boot.scr
│ │ │ ├── emconfig.json
│ │ │ ├── Image
│ │ │ ├── vaddTest
│ │ │ └── vadd.xclbin
│ │ ├── sd_card.img
│ │ └── sim
│ │ └── behav_waveform
│ │ └── xsim
│ │ ├── xsim.ini
│ │ ├── xsim.ini.bak
│ │ ├── xsim.jou
│ │ ├── xvhdl.log
│ │ ├── xvhdl.pb
│ │ ├── xvlog.log
│ │ └── xvlog.pb
│ ├── package.build
│ │ ├── logs
│ │ │ └── package
│ │ │ ├── package.steps.log
│ │ │ └── v++.log
│ │ ├── package
│ │ │ ├── behav.xse
│ │ │ ├── extractedSystemDiagram.json
│ │ │ ├── packagedSystemDiagram.json
│ │ │ ├── package.spr
│ │ │ ├── package.steps.log
│ │ │ └── sim
│ │ │ └── behav_waveform
│ │ │ └── xsim
│ │ │ ├── xsim.ini
│ │ │ ├── xsim.ini.bak
│ │ │ ├── xvhdl.log
│ │ │ ├── xvhdl.pb
│ │ │ ├── xvlog.log
│ │ │ └── xvlog.pb
│ │ ├── reports
│ │ │ └── package
│ │ │ └── v++_package_vadd_guidance.html
│ │ ├── v++_package_binary_container_1_guidance.json
│ │ ├── v++_package_binary_container_1_guidance.pb
│ │ ├── v++_package_vadd_guidance.json
│ │ └── v++_package_vadd_guidance.pb
│ ├── package.cfg
│ ├── vaddTest_system_Emulation-HW.build.ui.log
│ ├── vadd.xclbin
│ ├── vadd.xclbin.package_summary
│ ├── v++_binary_container_1.log
│ ├── v++_vadd.log
│ ├── xcd.log
│ └── xrc.log
├── _ide
│ └── launch
│ ├── SystemDebugger_vaddTest_system_1.launch
│ └── SystemDebugger_vaddTest_system.launch
├── vadd-system.txt
└── vaddTest_system.sprj
Software Application Project
The software application project contains the source code for the software application, and the resulting .o object files, and .exe or .elf executable files.
├── Emulation-HW
│ ├── emconfig.json
│ ├── guidance.html
│ ├── guidance.json
│ ├── guidance.pb
│ ├── makeemconfig.mk
│ ├── makefile
│ ├── src
│ │ └── host.o
│ ├── SystemDebugger_vaddTest_system_vaddTest
│ │ ├── device_trace_0.csv
│ │ ├── native_trace.csv
│ │ ├── summary.csv
│ │ ├── xrt.ini
│ │ └── xrt.run_summary
│ ├── SystemDebugger_vaddTest_system_vaddTest.launch.log
│ ├── vaddTest
│ ├── vaddTest_Emulation-HW.build.ui.log
│ └── xsa.xml
├── src
│ └── host.cpp
├── vadd-processor.txt
└── vaddTest.prj
PL Kernels Project
The PL kernels project contains the source code for C++ kernels and the compiled Xilinx object files (.xo), as well as RTL kernels (.xo), and libadf.a files containing AI Engine graph applications. The directory also holds the resulting logs and projects required by Vitis HLS to build the PL kernel objects, such as the .compile_summary produced during compilation.
├── Emulation-HW
│ ├── build
│ │ ├── logs
│ │ │ ├── vadd
│ │ │ │ ├── vadd.steps.log
│ │ │ │ ├── vadd_vitis_hls.log
│ │ │ │ └── v++.log
│ │ │ └── v++_vadd.log
│ │ ├── reports
│ │ │ └── vadd
│ │ │ ├── hls_reports
│ │ │ │ └── vadd_csynth.rpt
│ │ │ └── system_estimate_vadd.xtxt
│ │ ├── vadd
│ │ │ ├── vadd
│ │ │ │ ├── htr.txt
│ │ │ │ ├── ISEWrap.js
│ │ │ │ ├── ISEWrap.sh
│ │ │ │ ├── rundef.js
│ │ │ │ ├── runme.bat
│ │ │ │ ├── runme.log
│ │ │ │ ├── runme.sh
│ │ │ │ ├── vadd
│ │ │ │ │ ├── hls.app
│ │ │ │ │ ├── ip
│ │ │ │ │ │ ├── auxiliary.xml
│ │ │ │ │ │ ├── component.xml
│ │ │ │ │ │ ├── constraints
│ │ │ │ │ │ │ └── vadd_ooc.xdc
│ │ │ │ │ │ ├── doc
│ │ │ │ │ │ │ └── ReleaseNotes.txt
│ │ │ │ │ │ ├── drivers
│ │ │ │ │ │ │ └── vadd_v1_0
│ │ │ │ │ │ │ ├── data
│ │ │ │ │ │ │ │ ├── vadd.mdd
│ │ │ │ │ │ │ │ └── vadd.tcl
│ │ │ │ │ │ │ └── src
│ │ │ │ │ │ │ ├── Makefile
│ │ │ │ │ │ │ ├── xvadd.c
│ │ │ │ │ │ │ ├── xvadd.h
│ │ │ │ │ │ │ ├── xvadd_hw.h
│ │ │ │ │ │ │ ├── xvadd_linux.c
│ │ │ │ │ │ │ └── xvadd_sinit.c
│ │ │ │ │ │ ├── example
│ │ │ │ │ │ │ ├── ipi_example.sh
│ │ │ │ │ │ │ └── ipi_example.tcl
│ │ │ │ │ │ ├── hdl
│ │ │ │ │ │ │ ├── verilog
│ │ │ │ │ │ │ │ ├── vadd_aximm1_m_axi.v
│ │ │ │ │ │ │ │ ├── vadd_aximm2_m_axi.v
│ │ │ │ │ │ │ │ ├── vadd_control_s_axi.v
│ │ │ │ │ │ │ │ ├── vadd_flow_control_loop_pipe_sequential_init.v
│ │ │ │ │ │ │ │ ├── vadd.v
│ │ │ │ │ │ │ │ └── vadd_vadd_Pipeline_VITIS_LOOP_13_1.v
│ │ │ │ │ │ │ └── vhdl
│ │ │ │ │ │ │ ├── vadd_aximm1_m_axi.vhd
│ │ │ │ │ │ │ ├── vadd_aximm2_m_axi.vhd
│ │ │ │ │ │ │ ├── vadd_control_s_axi.vhd
│ │ │ │ │ │ │ ├── vadd_flow_control_loop_pipe_sequential_init.vhd
│ │ │ │ │ │ │ ├── vadd_vadd_Pipeline_VITIS_LOOP_13_1.vhd
│ │ │ │ │ │ │ └── vadd.vhd
│ │ │ │ │ │ ├── hls_files
│ │ │ │ │ │ │ └── vadd
│ │ │ │ │ │ │ └── solution
│ │ │ │ │ │ │ ├── solution.aps
│ │ │ │ │ │ │ ├── solution_data.json
│ │ │ │ │ │ │ ├── solution.directive
│ │ │ │ │ │ │ └── syn
│ │ │ │ │ │ │ └── report
│ │ │ │ │ │ │ ├── csynth.rpt
│ │ │ │ │ │ │ ├── csynth.xml
│ │ │ │ │ │ │ ├── vadd_csynth.rpt
│ │ │ │ │ │ │ └── vadd_Pipeline_VITIS_LOOP_13_1_csynth.rpt
│ │ │ │ │ │ ├── misc
│ │ │ │ │ │ │ └── logo.png
│ │ │ │ │ │ ├── sysgen_info.xml
│ │ │ │ │ │ ├── vadd_info.xml
│ │ │ │ │ │ └── xgui
│ │ │ │ │ │ └── vadd_v1_0.tcl
│ │ │ │ │ ├── kernel.xml
│ │ │ │ │ ├── kernel.xml.orig
│ │ │ │ │ ├── solution
│ │ │ │ │ │ ├── impl
│ │ │ │ │ │ │ ├── export.xo
│ │ │ │ │ │ │ ├── ip
│ │ │ │ │ │ │ │ ├── auxiliary.xml
│ │ │ │ │ │ │ │ ├── component.xml
│ │ │ │ │ │ │ │ ├── constraints
│ │ │ │ │ │ │ │ │ └── vadd_ooc.xdc
│ │ │ │ │ │ │ │ ├── doc
│ │ │ │ │ │ │ │ │ └── ReleaseNotes.txt
│ │ │ │ │ │ │ │ ├── drivers
│ │ │ │ │ │ │ │ │ └── vadd_v1_0
│ │ │ │ │ │ │ │ │ ├── data
│ │ │ │ │ │ │ │ │ │ ├── vadd.mdd
│ │ │ │ │ │ │ │ │ │ └── vadd.tcl
│ │ │ │ │ │ │ │ │ └── src
│ │ │ │ │ │ │ │ │ ├── Makefile
│ │ │ │ │ │ │ │ │ ├── xvadd.c
│ │ │ │ │ │ │ │ │ ├── xvadd.h
│ │ │ │ │ │ │ │ │ ├── xvadd_hw.h
│ │ │ │ │ │ │ │ │ ├── xvadd_linux.c
│ │ │ │ │ │ │ │ │ └── xvadd_sinit.c
│ │ │ │ │ │ │ │ ├── example
│ │ │ │ │ │ │ │ │ ├── ipi_example.sh
│ │ │ │ │ │ │ │ │ └── ipi_example.tcl
│ │ │ │ │ │ │ │ ├── hdl
│ │ │ │ │ │ │ │ │ ├── verilog
│ │ │ │ │ │ │ │ │ │ ├── vadd_aximm1_m_axi.v
│ │ │ │ │ │ │ │ │ │ ├── vadd_aximm2_m_axi.v
│ │ │ │ │ │ │ │ │ │ ├── vadd_control_s_axi.v
│ │ │ │ │ │ │ │ │ │ ├── vadd_flow_control_loop_pipe_sequential_init.v
│ │ │ │ │ │ │ │ │ │ ├── vadd.v
│ │ │ │ │ │ │ │ │ │ └── vadd_vadd_Pipeline_VITIS_LOOP_13_1.v
│ │ │ │ │ │ │ │ │ └── vhdl
│ │ │ │ │ │ │ │ │ ├── vadd_aximm1_m_axi.vhd
│ │ │ │ │ │ │ │ │ ├── vadd_aximm2_m_axi.vhd
│ │ │ │ │ │ │ │ │ ├── vadd_control_s_axi.vhd
│ │ │ │ │ │ │ │ │ ├── vadd_flow_control_loop_pipe_sequential_init.vhd
│ │ │ │ │ │ │ │ │ ├── vadd_vadd_Pipeline_VITIS_LOOP_13_1.vhd
│ │ │ │ │ │ │ │ │ └── vadd.vhd
│ │ │ │ │ │ │ │ ├── hls_files
│ │ │ │ │ │ │ │ │ └── vadd
│ │ │ │ │ │ │ │ │ └── solution
│ │ │ │ │ │ │ │ │ ├── solution.aps
│ │ │ │ │ │ │ │ │ ├── solution_data.json
│ │ │ │ │ │ │ │ │ ├── solution.directive
│ │ │ │ │ │ │ │ │ └── syn
│ │ │ │ │ │ │ │ │ └── report
│ │ │ │ │ │ │ │ │ ├── csynth.rpt
│ │ │ │ │ │ │ │ │ ├── csynth.xml
│ │ │ │ │ │ │ │ │ ├── vadd_csynth.rpt
│ │ │ │ │ │ │ │ │ └── vadd_Pipeline_VITIS_LOOP_13_1_csynth.rpt
│ │ │ │ │ │ │ │ ├── misc
│ │ │ │ │ │ │ │ │ └── logo.png
│ │ │ │ │ │ │ │ ├── pack.sh
│ │ │ │ │ │ │ │ ├── run_ippack.tcl
│ │ │ │ │ │ │ │ ├── subcore
│ │ │ │ │ │ │ │ ├── sysgen_info.xml
│ │ │ │ │ │ │ │ ├── vadd_info.xml
│ │ │ │ │ │ │ │ ├── vivado.jou
│ │ │ │ │ │ │ │ ├── vivado.log
│ │ │ │ │ │ │ │ ├── xgui
│ │ │ │ │ │ │ │ │ └── vadd_v1_0.tcl
│ │ │ │ │ │ │ │ └── xilinx_com_hls_vadd_1_0.zip
│ │ │ │ │ │ │ ├── kernel
│ │ │ │ │ │ │ │ └── kernel.xml
│ │ │ │ │ │ │ ├── misc
│ │ │ │ │ │ │ │ ├── drivers
│ │ │ │ │ │ │ │ │ └── vadd_v1_0
│ │ │ │ │ │ │ │ │ ├── data
│ │ │ │ │ │ │ │ │ │ ├── vadd.mdd
│ │ │ │ │ │ │ │ │ │ └── vadd.tcl
│ │ │ │ │ │ │ │ │ └── src
│ │ │ │ │ │ │ │ │ ├── Makefile
│ │ │ │ │ │ │ │ │ ├── xvadd.c
│ │ │ │ │ │ │ │ │ ├── xvadd.h
│ │ │ │ │ │ │ │ │ ├── xvadd_hw.h
│ │ │ │ │ │ │ │ │ ├── xvadd_linux.c
│ │ │ │ │ │ │ │ │ └── xvadd_sinit.c
│ │ │ │ │ │ │ │ ├── hls_files
│ │ │ │ │ │ │ │ │ └── vadd
│ │ │ │ │ │ │ │ │ └── solution
│ │ │ │ │ │ │ │ │ ├── solution.aps
│ │ │ │ │ │ │ │ │ ├── solution_data.json
│ │ │ │ │ │ │ │ │ ├── solution.directive
│ │ │ │ │ │ │ │ │ └── syn
│ │ │ │ │ │ │ │ │ └── report
│ │ │ │ │ │ │ │ │ ├── csynth.rpt
│ │ │ │ │ │ │ │ │ ├── csynth.xml
│ │ │ │ │ │ │ │ │ ├── vadd_csynth.rpt
│ │ │ │ │ │ │ │ │ └── vadd_Pipeline_VITIS_LOOP_13_1_csynth.rpt
│ │ │ │ │ │ │ │ └── logo.png
│ │ │ │ │ │ │ ├── verilog
│ │ │ │ │ │ │ │ ├── vadd_aximm1_m_axi.v
│ │ │ │ │ │ │ │ ├── vadd_aximm2_m_axi.v
│ │ │ │ │ │ │ │ ├── vadd_control_s_axi.v
│ │ │ │ │ │ │ │ ├── vadd_flow_control_loop_pipe_sequential_init.v
│ │ │ │ │ │ │ │ ├── vadd.v
│ │ │ │ │ │ │ │ └── vadd_vadd_Pipeline_VITIS_LOOP_13_1.v
│ │ │ │ │ │ │ └── vhdl
│ │ │ │ │ │ │ ├── vadd_aximm1_m_axi.vhd
│ │ │ │ │ │ │ ├── vadd_aximm2_m_axi.vhd
│ │ │ │ │ │ │ ├── vadd_control_s_axi.vhd
│ │ │ │ │ │ │ ├── vadd_flow_control_loop_pipe_sequential_init.vhd
│ │ │ │ │ │ │ ├── vadd_vadd_Pipeline_VITIS_LOOP_13_1.vhd
│ │ │ │ │ │ │ └── vadd.vhd
│ │ │ │ │ │ ├── solution.aps
│ │ │ │ │ │ ├── solution_data.json
│ │ │ │ │ │ ├── solution.directive
│ │ │ │ │ │ ├── solution.log
│ │ │ │ │ │ └── syn
│ │ │ │ │ │ ├── report
│ │ │ │ │ │ │ ├── csynth.rpt
│ │ │ │ │ │ │ ├── csynth.xml
│ │ │ │ │ │ │ ├── vadd_csynth.rpt
│ │ │ │ │ │ │ ├── vadd_csynth.xml
│ │ │ │ │ │ │ ├── vadd_Pipeline_VITIS_LOOP_13_1_csynth.rpt
│ │ │ │ │ │ │ └── vadd_Pipeline_VITIS_LOOP_13_1_csynth.xml
│ │ │ │ │ │ ├── verilog
│ │ │ │ │ │ │ ├── vadd_aximm1_m_axi.v
│ │ │ │ │ │ │ ├── vadd_aximm2_m_axi.v
│ │ │ │ │ │ │ ├── vadd_control_s_axi.v
│ │ │ │ │ │ │ ├── vadd_flow_control_loop_pipe_sequential_init.v
│ │ │ │ │ │ │ ├── vadd.v
│ │ │ │ │ │ │ └── vadd_vadd_Pipeline_VITIS_LOOP_13_1.v
│ │ │ │ │ │ └── vhdl
│ │ │ │ │ │ ├── vadd_aximm1_m_axi.vhd
│ │ │ │ │ │ ├── vadd_aximm2_m_axi.vhd
│ │ │ │ │ │ ├── vadd_control_s_axi.vhd
│ │ │ │ │ │ ├── vadd_flow_control_loop_pipe_sequential_init.vhd
│ │ │ │ │ │ ├── vadd_vadd_Pipeline_VITIS_LOOP_13_1.vhd
│ │ │ │ │ │ └── vadd.vhd
│ │ │ │ │ └── vadd.design.xml
│ │ │ │ ├── vadd.tcl
│ │ │ │ ├── vitis_hls.log
│ │ │ │ └── vitis_hls.pb
│ │ │ ├── vadd.spr
│ │ │ └── vadd.steps.log
│ │ ├── vadd.mdb
│ │ ├── vadd.xo
│ │ └── vadd.xo.compile_summary
│ ├── guidance.html
│ ├── guidance.html.bak
│ ├── guidance.json
│ ├── guidance.pb
│ ├── guidance.pb.bak
│ ├── makefile
│ ├── vadd-compile.cfg
│ ├── vaddTest_kernels_Emulation-HW.build.ui.log
│ └── xcd.log
├── src
│ └── vadd.cpp
├── tree-kernel.txt
└── vaddTest_kernels.prj
Hardware Link Project
The hardware link project contains the linked fixed hardware platform (.xsa) and the device binary (.xclbin) used to program the Xilinx device. The directory also holds the resulting logs and projects produced during the linking process, such as the .link_summary that can be viewed in the Vitis analyzer.
├── Emulation-HW
│ ├── binary_container_1-link.cfg
│ ├── guidance.html
│ ├── guidance.html.bak
│ ├── guidance.json
│ ├── guidance.pb
│ ├── guidance.pb.bak
│ ├── makefile
│ ├── vadd.build
│ │ ├── link
│ │ │ ├── activetask.json
│ │ │ ├── int
│ │ │ │ ├── address_map.xml
│ │ │ │ ├── automation_summary.txt
│ │ │ │ ├── automation_summary_update_bd.txt
│ │ │ │ ├── behav_waveform
│ │ │ │ │ └── xsim
│ │ │ │ │ ├── xsim.ini
│ │ │ │ │ ├── xsim.ini.bak
│ │ │ │ │ ├── xvhdl.log
│ │ │ │ │ ├── xvhdl.pb
│ │ │ │ │ ├── xvlog.log
│ │ │ │ │ └── xvlog.pb
│ │ │ │ ├── behav.xse
│ │ │ │ ├── cf2sw_full.rtd
│ │ │ │ ├── cf2sw.rtd
│ │ │ │ ├── debug_ip_layout.rtd
│ │ │ │ ├── dr.bd.tcl
│ │ │ │ ├── kernel_info.dat
│ │ │ │ ├── _kernel_inst_paths.dat
│ │ │ │ ├── kernel_service.json
│ │ │ │ ├── _new_clk_freq
│ │ │ │ ├── sdsl.dat
│ │ │ │ ├── syslinkConfig.ini
│ │ │ │ ├── systemDiagramModel.json
│ │ │ │ ├── systemDiagramModelSlrBaseAddress.json
│ │ │ │ ├── system.hdf
│ │ │ │ ├── vadd_build.rtd
│ │ │ │ ├── vadd.rtd
│ │ │ │ ├── vadd.xml
│ │ │ │ ├── vadd_xml.rtd
│ │ │ │ ├── vplConfig.ini
│ │ │ │ ├── vplsettings.json
│ │ │ │ ├── xclbin_orig.1.xml
│ │ │ │ ├── xclbin_orig.xml
│ │ │ │ ├── xclbin_orig.xml.tmp
│ │ │ │ └── xo
│ │ │ │ ├── ip_repo
│ │ │ │ └── vadd
│ │ │ │ └── vadd
│ │ │ │ ├── cpu_sources
│ │ │ │ │ └── vadd.cpp
│ │ │ │ ├── debug
│ │ │ │ │ ├── vadd_Pipeline_VITIS_LOOP_13_1.xrf
│ │ │ │ │ ├── vadd.protoinst
│ │ │ │ │ └── vadd.xrf
│ │ │ │ ├── kernel.xml
│ │ │ │ └── vadd.design.xml
│ │ │ ├── link.spr
│ │ │ ├── link.steps.log
│ │ │ ├── run_link
│ │ │ │ ├── gen_run.xml
│ │ │ │ ├── htr.txt
│ │ │ │ └── vpl.pb
│ │ │ ├── sys_link
│ │ │ │ ├── cfgraph
│ │ │ │ │ └── cfgen_cfgraph.xml
│ │ │ │ ├── dr.xml
│ │ │ │ ├── hw_emu.hpfm
│ │ │ │ ├── iprepo
│ │ │ │ │ ├── temp
│ │ │ │ │ │ └── xo0
│ │ │ │ │ │ ├── ip_repo
│ │ │ │ │ │ ├── vadd
│ │ │ │ │ │ │ ├── cpu_sources
│ │ │ │ │ │ │ │ └── vadd.cpp
│ │ │ │ │ │ │ ├── debug
│ │ │ │ │ │ │ │ ├── vadd_Pipeline_VITIS_LOOP_13_1.xrf
│ │ │ │ │ │ │ │ ├── vadd.protoinst
│ │ │ │ │ │ │ │ └── vadd.xrf
│ │ │ │ │ │ │ └── kernel.xml
│ │ │ │ │ │ └── xo.xml
│ │ │ │ │ └── xilinx_com_hls_vadd_1_0
│ │ │ │ │ ├── auxiliary.xml
│ │ │ │ │ ├── component.xml
│ │ │ │ │ ├── constraints
│ │ │ │ │ │ └── vadd_ooc.xdc
│ │ │ │ │ ├── doc
│ │ │ │ │ │ └── ReleaseNotes.txt
│ │ │ │ │ ├── drivers
│ │ │ │ │ │ └── vadd_v1_0
│ │ │ │ │ │ ├── data
│ │ │ │ │ │ │ ├── vadd.mdd
│ │ │ │ │ │ │ └── vadd.tcl
│ │ │ │ │ │ └── src
│ │ │ │ │ │ ├── Makefile
│ │ │ │ │ │ ├── xvadd.c
│ │ │ │ │ │ ├── xvadd.h
│ │ │ │ │ │ ├── xvadd_hw.h
│ │ │ │ │ │ ├── xvadd_linux.c
│ │ │ │ │ │ └── xvadd_sinit.c
│ │ │ │ │ ├── example
│ │ │ │ │ │ ├── ipi_example.sh
│ │ │ │ │ │ └── ipi_example.tcl
│ │ │ │ │ ├── hdl
│ │ │ │ │ │ ├── verilog
│ │ │ │ │ │ │ ├── vadd_aximm1_m_axi.v
│ │ │ │ │ │ │ ├── vadd_aximm2_m_axi.v
│ │ │ │ │ │ │ ├── vadd_control_s_axi.v
│ │ │ │ │ │ │ ├── vadd_flow_control_loop_pipe_sequential_init.v
│ │ │ │ │ │ │ ├── vadd.v
│ │ │ │ │ │ │ └── vadd_vadd_Pipeline_VITIS_LOOP_13_1.v
│ │ │ │ │ │ └── vhdl
│ │ │ │ │ │ ├── vadd_aximm1_m_axi.vhd
│ │ │ │ │ │ ├── vadd_aximm2_m_axi.vhd
│ │ │ │ │ │ ├── vadd_control_s_axi.vhd
│ │ │ │ │ │ ├── vadd_flow_control_loop_pipe_sequential_init.vhd
│ │ │ │ │ │ ├── vadd_vadd_Pipeline_VITIS_LOOP_13_1.vhd
│ │ │ │ │ │ └── vadd.vhd
│ │ │ │ │ ├── hls_files
│ │ │ │ │ │ └── vadd
│ │ │ │ │ │ └── solution
│ │ │ │ │ │ ├── solution.aps
│ │ │ │ │ │ ├── solution_data.json
│ │ │ │ │ │ ├── solution.directive
│ │ │ │ │ │ └── syn
│ │ │ │ │ │ └── report
│ │ │ │ │ │ ├── csynth.rpt
│ │ │ │ │ │ ├── csynth.xml
│ │ │ │ │ │ ├── vadd_csynth.rpt
│ │ │ │ │ │ └── vadd_Pipeline_VITIS_LOOP_13_1_csynth.rpt
│ │ │ │ │ ├── misc
│ │ │ │ │ │ └── logo.png
│ │ │ │ │ ├── sysgen_info.xml
│ │ │ │ │ ├── vadd.fcnmap.xml
│ │ │ │ │ ├── vadd_info.xml
│ │ │ │ │ └── xgui
│ │ │ │ │ └── vadd_v1_0.tcl
│ │ │ │ ├── sc_emu_debug.tcl
│ │ │ │ ├── sdsl.dat
│ │ │ │ └── _sysl
│ │ │ └── vivado
│ │ │ ├── vivado.spr
│ │ │ └── vpl
│ │ │ ├── gen_run.xml
│ │ │ ├── htr.txt
│ │ │ ├── ipirun.tcl
│ │ │ ├── ISEWrap.js
│ │ │ ├── ISEWrap.sh
│ │ │ ├── openprj.tcl
│ │ │ ├── output
│ │ │ │ ├── insert_debug_profiling.tcl
│ │ │ │ └── vitis_design_ooc_copy.xdc
│ │ │ ├── prj
│ │ │ │ ├── prj.cache
│ │ │ │ ├── prj.gen
│ │ │ │ ├── prj.hw
│ │ │ │ ├── prj.ip_user_files
│ │ │ │ ├── prj.sim
│ │ │ │ │ └── sim_1
│ │ │ │ │ └── behav_waveform
│ │ │ │ │ └── xsim
│ │ │ │ ├── prj.srcs
│ │ │ │ │ └── sources_1
│ │ │ │ │ └── bd
│ │ │ │ │ ├── vitis_design.bd
│ │ │ │ │ └── vitis_design.bda
│ │ │ │ └── prj.xpr
│ │ │ ├── rundef.js
│ │ │ ├── runme.bat
│ │ │ ├── runme.log
│ │ │ ├── runme.sh
│ │ │ ├── scripts
│ │ │ │ └── _vivado_params.tcl
│ │ │ ├── vivado_config_hw_emu.tcl
│ │ │ ├── vivado.jou
│ │ │ ├── vivado.log
│ │ │ ├── vivado.pb
│ │ │ └── vpl.tcl
│ │ ├── logs
│ │ │ ├── link
│ │ │ │ ├── link.steps.log
│ │ │ │ └── v++.log
│ │ │ ├── optraceViewer.html
│ │ │ └── v++_vadd.log
│ │ └── reports
│ │ └── link
│ │ ├── automation_summary.txt
│ │ ├── automation_summary_update_bd.txt
│ │ └── system_estimate_vadd.xtxt
│ ├── vadd-link.cfg
│ ├── vadd.mdb
│ ├── vaddTest_system_hw_link_Emulation-HW.build.ui.log
│ ├── vadd.xclbin
│ ├── vadd.xclbin.info
│ ├── vadd.xclbin.link_summary
│ ├── vadd.xclbin.sh
│ └── xcd.log
├── vadd-hw-link.txt
└── vaddTest_system_hw_link.prj