MIO-at-a-Glance

Versal ACAP Technical Reference Manual (AM011)

Document ID
AM011
Release Date
2022-04-26
Revision
1.4 English

MIO Device Pins

There are 78 sets of signals to control the MIO pins.

  • 52 signals in the PMC MIO (banks 500 and 501)
  • 26 signals in the LPD MIO (bank 502)

Signal Route Control

Many of the IOP controller and other signals are routed to the EMIO by default if they are not specifically routed to MIO pins. The routing for each MIO pin is controlled by a single register, MIO_PIN_xx.

  • Register module with 52 control registers for 52 PMC MIO pins: PMC_IOP_SLCR
  • Register module with 26 control registers for 26 LPD MIO pins: LPD_IOP_SLCR
Note: The MIO signals for the LPD-based controllers can be routed to either the LPD or PMC MIO banks. The selection is done using the LPD_MIO_Sel register. The MIO interface pins for the PMC-based controllers can only be routed through PMC MIO pins.

PL EMIO Signal Route

Some interfaces and signals also go to the PL, and for most interfaces, these are listed in the MIO-EMIO Interface Routing Options section.

MIO Pin Assignments By Banks

The MIO pin assignments are shown in the following tables with links to the chapter sections that list the I/O interface signals.

Note: The pins that can connect to a primary boot device are shaded in the following tables. See Boot Modes section for exact pin usages.
  • Bank 500 includes QSPI, OSPI, and eMMC1 boot interfaces
  • Bank 501 includes SD0 and SD1 boot interfaces
Note: The SelectMAP interface has a programmable width that might include one or more PMC MIO banks.
  • 8-bit interface is on the PMC MIO bank 500
  • 16-bit and 32-bit interfaces require both PMC banks 500 and bank 501
Table 1. PMC MIO (Bank 500)
PMC MIO Pins: 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25
Controllers in PMC Power Domain
Quad SPI 0 1 2 3 4 5 6 7 8 9 10 11 12                          
Octal SPI 0 1 2 3 4 5 6 7 8 9 10 11 12                          
SD_eMMC_0                           4 5 6 7 12 2 8 9 10 11 3 1 0
SD_eMMC_1 2 0 1 3 4 5 6 7 8 9 10 11 12                          
SelectMAP                             0 1 2 3 32 33 34 35 4 5 6 7
Tamper Trig                         0 0                 0 0    
PMC_I2C     0 1     0 1     0 1     0 1     0 1     0 1    
PMC_GPIO 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25
Controllers in Low Power Domain
LPD_GPIO                                                    
GEM0                                                    
GEM1                                                    
GEM MDIO                                                    
GEM TSU Clock                                                    
CAN0 0 1     0 1     0 1     0 1     0 1     0 1        
CAN1     1 0     1 0     1 0     1 0     1 0     1 0    
LPD_I2C0     0 1     0 1     0 1     0 1     0 1     0 1    
LPD_I2C1 0 1     0 1     0 1     0 1     0 1     0 1        
SYSMON_I2C 0 1 2   0 1 2     0 1 2   0 1 2     0 1 2     0 1 2
PCIe resets                                                 0 1
SPI0 5 4 3 2 1 0             5 4 3 2 1 0                
SPI1             5 4 3 2 1 0             5 4 3 2 1 0    
Trace Port         1 2 0 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17        
TTC0             0 1             0 1             0 1    
TTC1         0 1             0 1             0 1        
TTC2     0 1             0 1             0 1            
TTC3 0 1             0 1             0 1                
UART0 0 1 2 3         0 1 2 3         0 1 2 3            
UART1         1 0 3 2         1 0 3 2         1 0 3 2    
USB 2.0                           12 4 5 6 7 0 8 9 10 11 1 2 3
LPD SWDT 0 1 2 3 4 5             0 1 2 3 4 5                
FPD SWDT             0 1 2 3 4 5             0 1 2 2 4 5    
Note: PMC MIO pin 21 is correctly shown with route to the FPD_SWDT_RST_PEND output.
Table 2. PMC MIO (Bank 501)
PMC MIO Pins: 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51
Controllers in PMC Power Domain
Quad SPI                                                    
Octal SPI                                                    
SD_eMMC_0                       0 2 1 3 4 5 6 7 8 9 10 11 12    
SD_eMMC_1 2 11 1 3 4 5 6 7 8 9 10                           0 12
SelectMAP     8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
Tamper Trig 0                     0                         0 0
PMC_I2C 0 1     0 1     0 1     0 1     0 1     0 1     0 1
PMC_GPIO 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51
Controllers in Low-power Domain
LPD_GPIO                                                    
GEM0 0 1 2 3 4 5 6 7 8 9 10 11                            
GEM1                         0 1 2 3 4 5 6 7 8 9 10 11    
GEM MDIO                                                 0 1
GEM TSU Clock                                                 0 0
CAN0 0 1     0 1     0 1     0 1     0 1     0 1        
CAN1     1 0     1 0     1 0     1 0     1 0     1 0    
LPD_I2C0 0 1     0 1     0 1     0 1     0 1     0 1        
LPD_I2C1     0 1     0 1     0 1     0 1     0 1     0 1    
SYSMON_I2C 0 1 2   0 1 2     0 1 2   0 1 2     0 1 2     0 1 2
PCIe resets                         0 1                        
SPI0 5 4 3 2 1 0             5 4 3 2 1 0                
SPI1             5 4 3 2 1 0             5 4 3 2 1 0    
Trace Port         1 2 0 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17        
TTC0             0 1             0 1             0 1    
TTC1         0 1             0 1             0 1        
TTC2     0 1             0 1             0 1            
TTC3 0 1             0 1             0 1                
UART0 0 1 2 3         0 1 2 3         0 1 2 3            
UART1         1 0 3 2         1 0 3 2         1 0 3 2    
USB 2.0                                                    
LPD SWDT 0 1 2 3 4 5             0 1 2 3 4 5                
FPD SWDT             0 1 2 3 4 5             0 1 2 3 4 5    
Table 3. LPD MIO (Bank 502)
LPD MIO Pins: 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25
Controllers in PMC Power Domain
Quad SPI                                                    
Octal SPI                                                    
SD_eMMC_0                                                    
SD_eMMC_1                                                    
SelectMAP                                                    
Tamper Trig                                                    
PMC_I2C                                                    
PMC_GPIO                                                    
Controllers in Low-power Domain
LPD_GPIO 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25
GEM0 0 1 2 3 4 5 6 7 8 9 10 11                            
GEM1                         0 1 2 3 4 5 6 7 8 9 10 11    
GEM MDIO                                                 0 1
GEM TSU Clock                                                 0 0
CAN0     0 1     0 1     0 1     0 1     0 1     0 1    
CAN1 1 0     1 0     1 0     1 0     1 0     1 0     1 0
LPD_I2C0     0 1     0 1     0 1     0 1     0 1     0 1    
LPD_I2C1 0 1     0 1     0 1     0 1     0 1     0 1     0 1
SYSMON_I2C 0 1 2   0 1 2     0 1 2   0 1 2     0 1 2     0 1 2
PCIe resets                                     0 1            
SPI0 5 4 3 2 1 0             5 4 3 2 1 0                
SPI1             5 4 3 2 1 0             5 4 3 2 1 0    
Trace Port     1 2 3 4 0 5 6 7 8 9 10 11         12 13 14 15 16 17    
TTC0             0 1             0 1             0 1    
TTC1         0 1             0 1             0 1        
TTC2     0 1             0 1             0 1            
TTC3 0 1             0 1             0 1                
UART0 0 1 2 3         0 1 2 3         0 1 2 3            
UART1         1 0 3 2         1 0 3 2         1 0 3 2    
USB 2.0                                                    
LPD SWDT 0 1 2 3 4 5             0 1 2 3 4 5                
FPD SWDT             0 1 2 3 4 5             0 1 2 3 4 5