Default Logic Levels

Zynq UltraScale+ Device Technical Reference Manual (UG1085)

Document ID
UG1085
Release Date
2023-12-21
Revision
2.4 English

The inputs to the I/O peripherals are driven with default values when another source is not routed to either the MIO or the EMIO. If an input is routed to EMIO, but the PL is powered down, then the same default value is driven to the I/O peripheral (see This Figure.)

For MIO-only signals, the default signal input is driven when the MIO multiplexer does not route the signal to an MIO pin.

For MIO-EMIO signals, the default signal input is driven when the MIO multiplexer does not route the signal to an MIO pin (the signal defaults to the EMIO interface) and when the signal is programmed to be routed through the EMIO, but the PL either does not drive the signal (not configured) or is not able to drive it (powered down).

The default input signal logic levels are designed to be benign to the I/O peripheral. As a precaution, the related peripheral core should also be disabled when not in use. The logic levels are shown in the signal tables in each chapter for each I/O peripheral.

When PS_POR_B is asserted Low, the PS GPIO outputs connected to EMIO are forced and held High.

X-Ref Target - Figure 28-3

X21065-ug585_c2_05.jpg
Figure 28-3:      Non-selected Controller Inputs
Table 28-1:      EMIO when PS only Reset

Controller

MIO Signal

Vivado Generated Wrapper Signal

Output state when

PS only reset is asserted

CAN

CAN 0 TX

emio_can0_phy_tx

1

CAN 1 TX

emio_can1_phy_tx

1

GEM

N/A

[1:0] emio_enet0_dma_bus_width

0

[1:0] emio_enet1_dma_bus_width

0

[1:0] emio_enet2_dma_bus_width

0

[1:0] emio_enet3_dma_bus_width

0

N/A

emio_enet0_dma_tx_end_tog

0

emio_enet1_dma_tx_end_tog

0

emio_enet2_dma_tx_end_tog

0

emio_enet3_dma_tx_end_tog

0

Tx Data (7:0)

[7:0] emio_enet0_gmii_txd

FF

[7:0] emio_enet1_gmii_txd

FF

[7:0] emio_enet2_gmii_txd

FF

[7:0] emio_enet3_gmii_txd

FF

TX Enable

emio_enet0_gmii_tx_en

0

emio_enet1_gmii_tx_en

0

emio_enet2_gmii_tx_en

0

emio_enet3_gmii_tx_en

0

TX Error

emio_enet0_gmii_tx_er

1

emio_enet1_gmii_tx_er

1

emio_enet2_gmii_tx_er

1

emio_enet3_gmii_tx_er

1

GEM

GEM0_MDC

emio_enet0_mdio_mdc

1

GEM1_MDC

emio_enet1_mdio_mdc

1

GEM2_MDC

emio_enet2_mdio_mdc

1

GEM3_MDC

emio_enet3_mdio_mdc

1

GEM0_MDIO

emio_enet0_mdio_o

1

GEM1_MDIO

emio_enet1_mdio_o

1

GEM2_MDIO

emio_enet2_mdio_o

1

GEM3_MDIO

emio_enet3_mdio_o

1

N/A

emio_enet0_mdio_t(3)

1

emio_enet1_mdio_t(3)

1

emio_enet2_mdio_t(3)

1

emio_enet3_mdio_t(3)

1

N/A

[7:0] emio_enet0_rx_w_data

FF

[7:0] emio_enet1_rx_w_data

FF

[7:0] emio_enet2_rx_w_data

FF

[7:0] emio_enet3_rx_w_data

FF

N/A

emio_enet0_rx_w_eop

1

emio_enet1_rx_w_eop

1

emio_enet2_rx_w_eop

1

emio_enet3_rx_w_eop

1

N/A

emio_enet0_rx_w_err

0

emio_enet1_rx_w_err

0

emio_enet2_rx_w_err

0

emio_enet3_rx_w_err

0

GEM

N/A

emio_enet0_rx_w_flush

1

emio_enet1_rx_w_flush

1

emio_enet2_rx_w_flush

1

emio_enet3_rx_w_flush

1

N/A

emio_enet0_rx_w_sop

1

emio_enet1_rx_w_sop

1

emio_enet2_rx_w_sop

1

emio_enet3_rx_w_sop

1

N/A

[44:0] emio_enet0_rx_w_status

1FFF_FFFF_FFFF

[44:0] emio_enet1_rx_w_status

1FFF_FFFF_FFFF

[44:0] emio_enet2_rx_w_status

1FFF_FFFF_FFFF

[44:0] emio_enet3_rx_w_status

1FFF_FFFF_FFFF

N/A

emio_enet0_rx_w_wr

1

emio_enet1_rx_w_wr

1

emio_enet2_rx_w_wr

1

emio_enet3_rx_w_wr

1

Speed mode (2:0)(1)

[2:0] emio_enet0_speed_mode

7

[2:0] emio_enet1_speed_mode

7

[2:0] emio_enet2_speed_mode

7

[2:0] emio_enet3_speed_mode

7

N/A

emio_enet0_tx_r_rd

1

emio_enet1_tx_r_rd

1

emio_enet2_tx_r_rd

1

emio_enet3_tx_r_rd

1

GEM

N/A

[3:0] emio_enet0_tx_r_status

F

[3:0] emio_enet1_tx_r_status

F

[3:0] emio_enet2_tx_r_status

F

[3:0] emio_enet3_tx_r_status

F

N/A

[93:0]emio_enet0_enet_tsu_timer_cnt

3FFFFFFF_FFFFFFFF_FFFFFFFF

N/A

emio_enet0_delay_req_rx

1

emio_enet1_delay_req_rx

1

emio_enet2_delay_req_rx

1

emio_enet3_delay_req_rx

1

N/A

emio_enet0_delay_req_tx

1

emio_enet1_delay_req_tx

1

emio_enet2_delay_req_tx

1

emio_enet3_delay_req_tx

1

N/A

emio_enet0_pdelay_req_rx

1

emio_enet1_pdelay_req_rx

1

emio_enet2_pdelay_req_rx

1

emio_enet3_pdelay_req_rx

1

N/A

emio_enet0_pdelay_req_tx

1

emio_enet1_pdelay_req_tx

1

emio_enet2_pdelay_req_tx

1

emio_enet3_pdelay_req_tx

1

N/A

emio_enet0_pdelay_resp_rx

1

emio_enet1_pdelay_resp_rx

1

emio_enet2_pdelay_resp_rx

1

emio_enet3_pdelay_resp_rx

1

N/A

emio_enet0_pdelay_resp_tx

1

emio_enet1_pdelay_resp_tx

1

emio_enet2_pdelay_resp_tx

1

emio_enet3_pdelay_resp_tx

1

N/A

emio_enet0_rx_sof

1

emio_enet1_rx_sof

1

emio_enet2_rx_sof

1

emio_enet3_rx_sof

1

GEM

N/A

emio_enet0_sync_frame_rx

1

emio_enet1_sync_frame_rx

1

emio_enet2_sync_frame_rx

1

emio_enet3_sync_frame_rx

1

N/A

emio_enet0_sync_frame_tx

1

emio_enet1_sync_frame_tx

1

emio_enet2_sync_frame_tx

1

emio_enet3_sync_frame_tx

1

N/A

emio_enet0_tsu_timer_cmp_val

1

emio_enet1_tsu_timer_cmp_val

1

emio_enet2_tsu_timer_cmp_val

1

emio_enet3_tsu_timer_cmp_val

1

N/A

emio_enet0_tx_r_fixed_lat

1

emio_enet1_tx_r_fixed_lat

1

emio_enet2_tx_r_fixed_lat

1

emio_enet3_tx_r_fixed_lat

1

N/A

emio_enet0_tx_sof

1

emio_enet1_tx_sof

1

emio_enet2_tx_sof

1

emio_enet3_tx_sof

1

GPIO

N/A

[95:0] emio_gpio_o_temp

FFFFFFFF_FFFFFFFF_FFFFFFFF

N/A

[95:0] emio_gpio_t_temp

0

I2C

I2C 0 SCL

emio_i2c0_scl_o

0

I2C 1 SCL

emio_i2c1_scl_o

0

N/A

emio_i2c0_scl_t(3)

1

emio_i2c1_scl_t(3)

1

I2C 0 SDA

emio_i2c0_sda_o

0

I2C 1 SDA

emio_i2c1_sda_o

0

N/A

emio_i2c0_sda_t(3)

1

emio_i2c1_sda_t(3)

1

SDIO

SDIO 0 power control

emio_sdio0_buspower

1

SDIO 1 power control

emio_sdio1_buspower

1

SDIO 0 bus voltage

[2:0] emio_sdio0_bus_volt

7

SDIO

SDIO 1 bus voltage

[2:0] emio_sdio1_bus_volt

7

SDIO 0 clock

emio_sdio0_clkout

1

SDIO 1 clock

emio_sdio1_clkout

1

SDIO 0 command

emio_sdio0_cmdena(3)

0

SDIO 1 command

emio_sdio1_cmdena(3)

0

SDIO 0 command

emio_sdio0_cmdout

1

SDIO 1 command

emio_sdio1_cmdout

1

SDIO 0 data [7:0]

[7 : 0] emio_sdio0_dataena(3)

1

SDIO 1 data [7:0]

[7 : 0] emio_sdio1_dataena(3)

1

SDIO 0 data{7:0}

[7 : 0] emio_sdio0_dataout

FF

SDIO 1 data{7:0}

[7 : 0] emio_sdio1_dataout

FF

SDIO 0 LED control

emio_sdio0_ledcontrol

1

SDIO 1 LED control

emio_sdio1_ledcontrol

1

SPI

N/A

emio_spi0_mo_t(3)

1

emio_spi1_mo_t(3)

1

SPI 0 MOSI

emio_spi0_m_o

1

SPI 1 MOSI

emio_spi1_m_o

1

SPI 0 Clock

emio_spi0_sclk_o

1

SPI 1 Clock

emio_spi1_sclk_o

1

SPI 0 Clock

emio_spi0_sclk_t_n

0

SPI 1 Clock

emio_spi1_sclk_t_n

0

SPI 0 MISO

emio_spi0_s_o

1

SPI 1 MISO

emio_spi1_s_o

1

SPI 0 SS 3-state

emio_spi0_ss_n_t(3)

1

SPI 1 SS 3-state

emio_spi1_ss_n_t(3)

1

SPI 0 Slave Select 0

emio_spi0_ss_o_n

7

SPI 0 Slave Select 1

emio_spi0_ss1_o_n

7

SPI 0 Slave Select 2

emio_spi0_ss2_o_n

7

SPI 1 Slave Select 0

emio_spi1_ss_o_n

7

SPI 1 Slave Select 1

emio_spi1_ss1_o_n

7

SPI 1 Slave Select 2

emio_spi1_ss2_o_n

7

EMIOSPI0STN

0

EMIOSPI1STN

0

TTC

ttc0_wave_out

[2:0]emio_ttc0_wave_o

0

ttc1_wave_out

[2:0]emio_ttc1_wave_o

0

ttc2_wave_out

[2:0]emio_ttc2_wave_o

0

ttc3_wave_out

[2:0]emio_ttc3_wave_o

0

USB2

N/A

emio_u2dsport_vbus_ctrl_usb2_0

1

N/A

emio_u2dsport_vbus_ctrl_usb2_1

1

USB3

N/A

emio_u3dsport_vbus_ctrl_usb3_0

1

N/A

emio_u3dsport_vbus_ctrl_usb3_1

1

UART0

UART 0 Data Terminal Ready

emio_uart0_dtrn

1

UART 0 Transmit

emio_uart0_txd

1

UART 0 Ready to Send

emio_uart0_rtsn

1

UART1

UART 1 Data Terminal Ready

emio_uart1_dtrn

1

UART 1 Transmit

emio_uart1_txd

1

UART 1 Ready to Send

emio_uart1_rtsn

1

WDT

wdt0_rst_o(2)

emio_wdt0_rst_o

0

wdt1_rst_o(2)

emio_wdt1_rst_o

0

Notes:

1.See Table: Speed Mode Bits (2:0) for more information.

2.wdt0_rst_o and wdt1_rst_o are active high.

3.Signal is inverted in Vivado wrapper.

The following table shows the state of each EMIO when PS only reset.