説明

76685 - デザイン アドバイザリ、Versal ACAP、XPE - 電源シーケンスの変更

Release Date
2023-02-16
Revision
1.0 日本語

このデザイン アドバイザリは Versal デバイスについて記載しています。新規デザイン アドバイザリの通知を受信する方法は、(Xilinx Answer 18683) を参照してください。

すべての Versal デバイスにおいて、XPE 2021.2 以降、XPE の [Power Design] タブの電源シーケンスでは、VCCO 電源レールがそれぞれの電源シーケンス ドメイン内で最初に立ち上がるよう変更され、最適化が含まれます。

特定の条件で、一部の VCCO はシーケンス内のほかのレールと共有できます。特定条件の詳細およびサポートされる電源レールの統合については、Power Design Manager (PDM) (japan.xilinx.com/pdm) を参照してください。

影響

必要な電源シーケンスが使用されない場合、ウォーム再起動 (電源を切って入れ直さない再起動) 中にブート エラーやハングが発生することがあります。

ウォーム再起動には、次のようなユース ケースが含まれます。
  • 外部 POR_B ピンのアサート
  • 内部/外部 SRST
  • ウォッチドック タイマー リセット
  • マルチブート
  • Tandem ブート
  • PLM エラー管理

たとえば、ハード化されたペリフェラルをコンフィギュレーションするときに、DDRMC タイムアウトや GT アドレス例外など、PLM 中にエラーが発生し、コンフィギュレーション中に次のようにタイムアウトが表示されることがあります。

 

XPlmi_MaskPoll: Addr: 0xF6110008,  Mask: 0x10, ExpVal: 0x10, Timeout: 1000000 ...ERROR

Received Exception
MSR: 0x00000702, EAR: 0xF6890000, EDR: 0x00000000, ESR: 0x00000064,
R14: 0xF020CA78, R15: 0xF022F1C4, R16: 0x00000000, R17: 0xF0213DB4