RX クロック分周制御ブロックは、2 つのコンポーネント (シリアル クロック分周制御、パラレル クロック分周制御とセレクター制御) で構成されています。次の図に、クロック分周器とセレクターの詳細を示します。
図 1. RX シリアルおよびパラレル クロック分周器
上図について説明します。
- CH*_RXOUTCLK は、BUFG_GT を介するインターコネクト ロジック クロックのソースとして使用されます。
- HSCLK0 からの RPLL と LCPLL は RX チャネル 0/1 でのみ使用でき、HSCLK1 からの RPLL と LCPLL は RX チャネル 2/3 でのみ使用できます。
- 1/4、1/5、1/8、1/10、1/16、1/20 分周ブロック、および 1/1、1/2 分周ブロックは、RX_DATA_WIDTH と RX_INT_DATA_WIDTH に基づいて選択されます。
- クロック リソース (BUFG_GT および BUFG_GT_SYNC など) の配置制約および制限の詳細は、 『Versal ACAP クロッキング リソース アーキテクチャ マニュアル』 (AM003: 英語版、日本語版) を参照してください。
- IBUFDS_GTE5 からのクロック出力は、GTPOWERGOOD が High にアサートされてから使用可能になります。