RX 非同期ギアボックスは、64B/66B のヘッダーおよびペイロードの分割のみをサポートします。ペイロードとヘッダーの出力ピンとして、CH*_RXDATA[127:0] と CH*_RXHEADER[4:0] を通常 (非 CAUI) モードで使用します。64B/67B は RX 非同期ギアボックスでサポートされていません。
RX 非同期ギアボックスは、インターコネクト ロジックに接続される 4 バイト、8 バイト、および 16 バイト RX データ インターフェイスをサポートし、4 バイトまたは 8 バイトの内部データパスを使用する必要があります。データのスクランブルはインターコネクト ロジックで実行されます。次の表に、非同期ギアボックスで有効なデータ幅の組み合わせを示します。
| 内部データパス幅 | インターフェイス幅 | PHYCLK (MHz) | RXUSRCLK (MHz) |
|---|---|---|---|
| 32 1 | 32 | TX ライン レート/32 | TX ライン レート/33 |
| 32 2 | 64 | TX ライン レート/32 | TX ライン レート/66 |
| 64 1 | 64 | TX ライン レート/64 | TX ライン レート/66 |
| 64 2 | 128 | TX ライン レート/64 | TX ライン レート/132 |
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RX 同期ギアボックスでは、無効データが周期的に CH*_RXDATAVALID ポートに現れるためこのポートをモニターする必要がありますが、RX 非同期ギアボックスではすべての RXUSRCLK サイクルで有効データを受信できます。次の図に、RX 非同期ギアボックスの位置を示します。4 バイトの内部データパス (RX_INT_DATA_WIDTH = 1) を選択した場合、すべての PHYCLK サイクルで 32 ビットのデータが RX 非同期ギアボックスに入力されます。そして、すべての RXUSRCLK サイクルで 34 ビット (2 ビットのヘッダーと 32 ビットのペイロード) のデータと 32 ビット (32 ビットのペイロード) のデータが交互に RX 非同期ギアボックスから出力されます。8 バイトの内部データパスの場合、すべての RX PHYCLK サイクルで 64 ビットのデータが RX 非同期ギアボックスに入力されます。そして、すべての RXUSRCLK サイクルで 66 ビット (2 ビットのヘッダーと 64 ビットのペイロード) のデータが RX 非同期ギアボックスから出力されます。
通常モードでは、RX 非同期ギアボックスを介したデータパスのレイテンシが内部で計測され、APB3 を使用して読み出し専用レジスタを読み出すことでその計測されたレイテンシにアクセスできます。RX 非同期ギアボックスは、RX プログラマブル分周器と併用されます。RXOUTCLKCTL を 3'b101 に設定し、RXUSRCLK のクロック周波数を適切に生成できる分周値を選択する必要があります。