RXUSRCLK の生成

Versal ACAP GTY および GTYP トランシーバー アーキテクチャ マニュアル (AM002)

Document ID
AM002
Release Date
2021-05-05
Revision
1.2 日本語

RX インターフェイスには、パラレル クロックの RXUSRCLK があります。RXUSRCLK は、トランスミッターの PCS ロジック用の内部クロックです。RXUSRCLK で必要なレートは、GTYE5_QUAD プリミティブのインターフェイス幅および GTY トランシーバー RX のライン レートによって決まります。RX 非同期ギアボックスを使用する場合を除き、RXUSRCLK の必要なレートは、次式で求めることができます。

図 1. RXUSRCLK

RXUSRCLK は、GTY トランシーバーの RX 側に入るすべての信号に対するプライマリ同期クロックです。GTY トランシーバーの RX 側に入力されるほとんどの信号は、RXUSRCLK の立ち上がりエッジで取り込まれます。上記のライン レートには、4 バイトまたは 8 バイトの内部データパスの使用が求められます。各スピード グレードの詳細は、Versal ACAP のデータシート を参照してください。