TX インターフェイス

Versal ACAP GTY および GTYP トランシーバー アーキテクチャ マニュアル (AM002)

Document ID
AM002
Release Date
2021-05-05
Revision
1.2 日本語

TX インターフェイスは、GTY トランシーバーの TX データパスへの入り口です。アプリケーションは、TXUSRCLK の立ち上がりエッジで TXDATA ポートにデータを書き込むことで GTY トランシーバーにデータを送信します。ポート幅は、2、4、または 8 バイト幅から選択できます。有効なポート幅は、16、20、32、40、64、80、および 128 です。CH*_TXCTRL0 ポートと CH*_TXCTRL1 ポートを組み合わせると 160 ビットとなり、全体のデータ幅を 8 バイトから 16 バイトに拡張できます。インターフェイスでのパラレル クロック (TXUSRCLK) レートは、TX ライン レート、CH*_TXDATA ポート幅、および 8B/10B エンコードが有効かどうかによって決定します。ここでは、パラレル クロックがどのように駆動されるかを示し、このクロックが正しく動作するための制約について説明します。