シングル レーン モード、共通クロック、TX マスター使用時に TX および RX バッファーをバイパスするには、トランシーバーを次のように設定します。
共通クロックの設定:
- CH*_RX_PHALIGN_CFG5[27:26] =
2'b01(CMN_FAB_CLK_PHALIGN_MODE)
TX バッファー バイパスの設定:
- CH*_TX_PHALIGN_CFG0[31] =
1'b1(DLY_ALIGN_EN) - CH*_TX_PHALIGN_CFG0[30] =
1'b1(PH_ALIGN_EN) - CH*_TX_PHALIGN_CFG0[17:16] =
2'b00(SYNC_MODE) - CH*_TX_PHALIGN_CFG0[15] =
1'b0(SYNC_MULTI_LANE) - CH*_TX_PHALIGN_CFG0[14] =
1'b1(TXBUF_BYPASS_MODE) - CH*_TX_PHALIGN_CFG1[2:1] =
2'b00(CHAIN_MODE) - CH*_TX_PHALIGN_CFG1[0] =
1'b0(ASYNC_GBOX_PHALIGN_EN) - CH*_PIPE_CTRL_CFG7[2:0] =
3'b011、3'b100、3'b101(TXOUTCLKCTL) TXOUTCLK のソースとしてトランシーバー基準クロックまたはプログラマブル分周器のクロックを選択)
RX バッファー バイパスの設定:
- CH*_RX_PHALIGN_CFG0[31] =
1'b1(DLY_ALIGN_EN) - CH*_RX_PHALIGN_CFG0[30] =
1'b1(PH_ALIGN_EN) - CH*_RX_PHALIGN_CFG0[17:16] =
2'b00(SYNC_MODE) - CH*_RX_PHALIGN_CFG0[15] =
1'b0(SYNC_MULTI_LANE) - CH*_RX_PHALIGN_CFG0[14] =
1'b1(RXBUF_BYPASS_MODE) - CH*_RX_PHALIGN_CFG1[3:2] =
2'b00(CHAIN_MODE) - CH*_RX_PHALIGN_CFG1[1] =
1'b0(ASYNC_GBOX_PHALIGN_EN)
次の図に、TX マスターを使用したシングル レーン共通クロック バッファー バイパスの例を示します。
図 1. シングル レーン TX マスター モードの共通クロック バッファー バイパス レーン
次の図に、TX マスターを使用したシングル レーン共通クロック バッファー バイパスのポート接続を示します。
図 2. シングル レーン TX マスター モードの共通クロック バッファー バイパス レーンのポート接続
次のタイミング図に、シングル レーン TX マスター モードで共通クロック位相および遅延アライメントの実行に必要な手順を示します。
図 3. シングル レーン TX マスター モードの共通クロック バッファー バイパス
上図について説明します。
- この図はイベント シーケンスを表しており、正確な縮尺ではありません。
- リセットやレート変更などの後には、共通クロック位相アライメントを実行する必要があります。共通クロック位相および遅延アライメントは、CH*_TXPHDLYRESET と CH*_RXPHDLYRESET をアサートすると開始されます。
- CH*_TXSYNCDONE の立ち上がりエッジが検出されると、TX マスターを使用した共通クロック位相アライメントが完了したことを示します。この信号は、次にアライメントを開始するまでアサートしたままとなります。
- CH*_TXSYNCDONE がこの図に示すシーケンスに従わない場合、GTTXRESET と GTRXRESET のアサート/ディアサートが必要です。
- TX 遅延アライメントは、温度や電圧の変動に合わせて継続的に TXUSRCLK を調整します。