Versal デバイスでは、IPS (Intelligent Pin Selection) 機能により、インプリメンテーションで基準クロックを目的の PLL に配線する際に、マッピング ロジックが提供されます。IPS は、複数の基準クロックが PLL のいずれかの入力ポートに接続されている場合に、デザインの作成を簡素化するマッピング ロジックのレイヤーを提供します。この例を次の図に示します。
図 1. IPS の例
推奨する手順として、上の図の例に示すように、各基準クロック入力を入力マルチプレクサーの上から下まですべて接続します。IPS により、各基準クロックが PLL 入力マルチプレクサーに正しく接続されるために必要なマッピングがインプリメンテーション時に自動で実行されます。
デザインでは、次に示す制限事項または設計手法に従う必要があります。
- 基準クロックは目的の PLL に接続します。
- デフォルトのライン レートで必要とされる基準クロックの入力ポートと、基準クロックの入力マルチプレクサーの設定が同じになるように構成します。
- 基準クロックの共有規則に違反する位置に IBUFDS_GTE5 をインスタンシエートしないようにします。詳細は、基準クロックの選択および分配 を参照してください。
- HSCLK*_LCPLLGTGREFCLK および HSCLK*_RPLLGTGREFCLK は予約されている入力のため、使用しないようにします。