ポートおよび属性

アサートすると、ギアボックスの内容が次の可能なアライメントへスリップします。このポートを使用して、インターコネクト ポート RXDATA および RXHEADER 内のデータを適切に揃えます。

このポートを 1 RXUSRCLK サイクルの間アサートすると、ギアボックスから出力されるデータ アライメントが変更されます。

データを新たにリアラインする場合は、RXGEARBOXSLIP を最低 1 サイクル間ディアサートし、再びアサートする必要があります。複数のリアライメントが連続して実行される場合は、インターコネクト ロジックで正しいアライメント ポイントを認識しなくても、適切なアライメント ポイントを渡すことができます。

RXHEADER[1:0]: 通常モードのヘッダー出力。

RXHEADER[4:3]: 16 バイト RXDATA インターフェイスを使用したヘッダー出力。

RXHEADER[2] と [5] は 64B/67B ギアボックスで使用します。

RXHEADER の有効/無効を示します。

RXHEADERVALID[0]: 1'b1 は現在のデータに対して RXHEADER が有効であることを示します。8 バイト RX データ インターフェイス (RX_DATA_WIDTH = 64) または 16 バイト RX データ インターフェイス (RX_DATA_WIDTH = 128) を使用した場合、RXHEADERVALID[0] は常に 1'b1 を出力し、RXHEADER が各 RXUSRCLK サイクルで有効であることを示します。4 バイト RX データ インターフェイスを使用した場合、RXHEADERVALID[0] が各 RXUSRCLK サイクルでトグルします。

RXHEADERVALID[1]: 16 バイト RX データ インターフェイスを使用した場合、RXHEADERVALID[1] は常に 1'b1 を出力して 2 つ目のヘッダーを示します。4 バイト RX データ インターフェイスを使用した場合、RXHEADERVALID[1] が各 RXUSRCLK サイクルでトグルします。

SAMPLE_PERIOD (CH*_RX_PCS_CFG2[12:10]) サイクルの期間における RX 非同期ギアボックスのレイテンシの平均値 (単位: UI)。レイテンシは、1/8UI 単位で報告されます。

RXGBOX_FIFO_LATENCY は読み出し専用です。

RX 非同期ギアボックスの FIFO オーバーフロー ステータス。High はオーバーフロー エラーが発生したことを示します。

RXGBOX_FIFO_OVERFLOW は読み出し専用です。

RX 非同期ギアボックスの FIFO アンダーフロー ステータス。High はアンダーフロー エラーが発生したことを示します。

RXGBOX_FIFO_UNDERFLOW は読み出し専用です。

レイテンシの平均値を求める期間を CH*_RXLATCLK サイクル数で指定します。

3'b000: 256

3'b001: 512

3'b010: 1024

3'b011: 2048

3'b100: 4096

3'b101: 8192

3'b110: 16384

3'b111: 32768

RX ギアボックス モードを示します。

ビット [4]:

1'b0: 同期ギアボックスを選択。

1'b1:非同期ギアボックスを選択。

ビット [3]:

予約。1'b0 に設定します。

ビット [2]:

予約。1'b0 に設定します。

ビット [1]:

予約。1'b0 に設定します。

ビット [0]:

1'b0: Interlaken 用の 64B/67B ギアボックス ボード (同期ギアボックスの場合にのみ有効)

1'b1: 64B/66B。