リング型 PLL

GTY/GTYP トランシーバーの各クワッドには、HSCLK0 ブロックと HSCLK1 ブロックに 1 つずつ、合計 2 つのリング型チャネル PLL (RPLL) があります。次の図に、内部チャネルのクロッキング アーキテクチャを示します。TX クロック分周器と RX クロック分周器は、それぞれのチャネルに割り当てられた RPLL または LCPLL からのクロックを個別に選択できるため、TX データパスと RX データパスで異なる基準クロック入力を使用し、非同期周波数での動作が可能です。

RPLL の入力クロックの選択については、基準クロックの選択および分配 を参照してください。RPLL の出力は TX および RX クロック分周器ブロックに入力され、このブロックで PMA および PCS ブロックで使用されるシリアルおよびパラレル クロックの生成が制御されます。TX データパスと RX データパスが同じ VCO 周波数の整数倍のライン レートで動作する場合、RPLL をこれらのデータパス間で共有できます。ただし、HSCLK0 の RPLL が駆動できるのはチャネル 0/1 のみで、HSCLK1 の RPLL が駆動できるのはチャネル 2/3 のみです。

次の図に、RPLL アーキテクチャの概念図を示します。入力クロックは、M で分周した後に位相周波数検出器へ接続されます。VCO の逓倍率および RPLL 出力周波数は、フィードバック分周器 N で決定されます。フィードバック分周器 N のフラクショナル機能を有効にした場合、N と小数部を組み合わせたものが実効分周比となります。

ロック状態を示すステータス信号が数多く生成されます。RPLL ロックは、基準クロックと VCO フィードバック クロックの周波数を比較して、周波数ロックが完了したかを判断します。

RPLL の VCO 動作範囲は公称 4.0GHz ～ 8.0GHz です。実際の RPLL の動作範囲はデバイスのスピード グレードにより異なります。詳細は、Versal ACAP のデータシート を参照してください。Versal ACAPs Transceivers Wizard は、アプリケーション要件に応じて RPLL の適切な設定値を選択します。

RPLL 出力周波数 (GHz) は次の式で求められます。

ライン レート (Gb/s) は次の式で求められます。D は、チャネル内の TX/RX クロック分周器の値を表します。

図 3 に含まれるフィードバック分周器の小数部は、次の式で求められます。

次の表に、RPLL の分周器で設定可能な値を示します。