基準クロックの選択および分配

Versal ACAP トランシーバーには複数の基準クロック入力オプションがあります。クロック選択は、2 つの LCPLL と 2 つの RPLL をサポートします。

アーキテクチャの観点から見ると、4 つのチャネル、2 つの HSCLK ブロック、2 つの専用外部基準クロック ピン ペア、および専用の基準クロック配線を組み合わせて 1 つのクワッド (Q) が構成されます。次に、クワッド内の上記リソースに対するその他の制約を示します。

• 各 HSCLK0/1 ブロックには RPLL と LCPLL が 1 つずつあります。
• HSCLK0 の PLL はチャネル 0 および 1 へのクロックのみを供給できます。
• HSCLK1 の PLL はチャネル 2 および 3 へのクロックのみを供給できます。

クワッド内の PLL またはトランシーバー チャネルを使用する場合は、GTYE5_QUAD または GTYP_QUAD プリミティブをインスタンシエートする必要があります。クワッド (Q(n)) の基準クロックは一般に、最大で 2 つまで下にあるクワッド (Q(n–1) または Q(n-2)) から、または最大で 2 つまで上にあるクワッド (Q(n+1) または Q(n+2)) からも供給できます。スタックド シリコン インターコネクト (SSI) テクノロジをサポートするデバイスの場合、基準クロックの共有は、同じ SLR (Super Logic Region) 内に限られます。

SSI テクノロジの詳細は、VersalACAP のデータシート を参照してください。

Versal デバイスでは、基準クロックを供給できるのは 2 つ上または 2 つ下のクワッドまでに限られます。基準クロックの共有はすべてのライン レートでサポートされます。

基準クロックの特徴は次のとおりです。

• 上下方向へのクロック配線。
• LCPLL または RPLL への柔軟なクロック入力。
• LCPLL または RPLL の基準クロックを静的または動的に選択可能。

クワッド アーキテクチャには、4 つの GTY/GTYP トランシーバー、2 つの専用基準クロック ピン ペア、および専用の上下方向の基準クロック配線があります。クワッド内の各 GTY/GTYP トランシーバーは、6 つのクロック入力を利用できます。次の表に、それぞれに割り当てられる PLL リソースを示します。

上にある 2 つのクワッド Q(n+1) および Q(n+2) から供給できるクロック ソースは全部で 4 つありますが、下方向のクロック入力は 2 つしかないため、上のクワッドから Q(n) に対して同時に物理接続できる基準クロック ピン ペアは 2 つまでです。また、上のクワッド Q(n+1) がさらに 2 つ上のクワッド Q(n+3) から基準クロック ピン ペアを受けている場合、上にあるクワッドから受けることのできる基準クロック ピン ペアの数は 4 つから 2 つまたは 3 つに減少します。これは、各クワッドに接続している下方向の基準クロック配線トラックが合計で 2 つしかないためです。下のクワッドから基準クロックを供給する場合も同じ規則が適用されます。下にある 2 つのクワッド Q(n-1) および Q(n-2) から供給できるクロック ソースは全部で 4 つありますが、上方向のクロック入力は 2 つしかないため、下のクワッドから Q(n) に対して同時に物理接続できる基準クロック ピン ペアは 2 つまでです。また、下のクワッド Q(n-1) がさらに 2 つ下のクワッド Q(n-3) から基準クロック ピン ペアを受けている場合、下にあるクワッドから受けることのできる基準クロック ピン ペアの数は 4 つから 2 つまたは 3 つに減少します。これは、各クワッドに接続している上方向の基準クロック配線トラックも合計で 2 つしかないためです。たとえば、Q(n-1) の基準クロックを両方とも Q(n-3) から供給している場合、Q(n) に下のクワッドから基準クロック ピンを供給できるのは Q(n-1) のみです。Q(n-3) から Q(n-1) へ 2 つの基準クロックを供給するために 2 つの配線トラックが既に使用されているため、Q(n) は Q(n-2) の基準クロック ピンにはアクセスできません。

次の図に、1 個の HSCLK ブロックにある基準クロック マルチプレクサー構造の詳細を示します。ここでは、例として HSCLK0 ブロック内部の LCPLL を使用しています。HSCLK1 内の LCPLL にも同じ構造が適用されます。1 つまたは複数の基準クロック ソースを接続する場合、各 PLL に割り当てられた基準クロック ポートを使用して適切な PLL に接続していることを最初に確認する必要があります。改良型の IPS (Intelligent Pin Selection) はデザイン インプリメンテーション時にデザインを自動で解析し、クロックが正しく接続されるように基準クロックの選択をマップします。IPS の詳細は、インテリジェント ピンの選択 を参照してください。

次の図も、1 個の HSCLK ブロックにある基準クロック マルチプレクサー構造の詳細を示したものです。ここでは、HSCLK1 ブロック内部の RPLL を使用しています。この図では、HSCLK1 内の 2 つのローカル GTREFCLK の接続が、HSCLK0 とは異なっています。HSCLK1_RPLL/LCPLLGTREFCLK0 は入力マルチプレクサーの入力 2 に接続されていますが、HSCLK1_RPLL/LCPLLGTREFCLK1 は入力マルチプレクサーの入力 1 に接続されています。

次の表に、対応する基準クロック選択マルチプレクサーの設定を示します。

図 1 および 図 2 に示すように、Versal ACAP の GTY/GTYP トランシーバーには、各 PLL に対して複数の専用基準クロック入力ポートがあります。基準クロック入力のマルチプレクサーは、セレクター ポートまたはセレクター属性を使用して設定する必要があります。次の表に、各 PLL の基準クロック マルチプレクサーの選択制御を示します。