- CCIX をサポートするデータパスを追加
- COMMON プリミティブと CHANNEL プリミティブに分かれていた GTY プリミティブを 1 つのクワッドに統合
- 1 つの USRCLK を TX/RXOUTCLK で駆動するクロッキング方式
次の図に示すように、GTYE5_QUAD プリミティブは 4 つのトランシーバー チャネル (CHANNEL) ブロックと 2 つの高速クロッキング (HSCLK) ブロックをクラスター化して構成されています。
注記:
Versal ACAP では、GTY クワッド プリミティブを GTYE5_QUAD と呼びます。
図 1. トランシーバーのクワッド コンフィギュレーション
4 つの CHANNEL ブロックと 2 つの HSCLK ブロックをクラスター化したものをクワッドまたは Q と呼びます。各 HSCLK ブロックには、LC タンク型 PLL (LCPLL) とリング オシレーター型 PLL (RPLL) が 1 つずつあります。HSCLK0 内の PLL は CHANNEL0/1 にのみクロックを供給でき、HSCLK1 内の PLL は CHANNEL2/3 にのみクロックを供給できます。各 CHANNEL ブロックは、トランスミッターとレシーバーをそれぞれ 1 つ備えています。次の図に、GTY チャネルのトポロジを示します。次の図に、GTY および GTYP チャネルのトポロジを示します。
図 2. チャネルのトポロジ
RX/TX クロック分周器へクロックを供給するチャネル クロッキング アーキテクチャの詳細は、リング型 PLL を参照してください。