DPLL

Versal ACAP クロッキング リソース アーキテクチャ マニュアル (AM003)

Document ID
AM003
Release Date
2022-05-24
Revision
1.4 日本語

DPLL は、HDIO および GT クロック カラムに隣接するクロック カラムにある位相ロック ループ (PLL) の MMCM lite バージョンです。また、MMCM と同じタイルにも DPLL があります。DPLL は MMCM をデジタル化したもので、幅広い周波数に対応する周波数シンクロナイザー回路や外部または内部クロック用のジッター フィルターとして機能し、クロックのスキュー調整にも活用できます。DPLL の機能は、多くの点で MMCM および XPLL の機能に類似しています。DPLL の機能の多くは、MMCMで説明しています。周波数仕様に違いがあります。

DPLL の基本的な動作は次のとおりです。

タイム-デジタル コンバーター (TDC) とアキュムレータで、入力 (基準) クロックとオシレーター クロックの位相オフセットおよび周波数比を計測します。これらが生成する符号をデジタル ループ フィルター (DLF) に入力します。DLF の出力によって、DCO (デジタル制御オシレーター) の周波数が決まります。このループ フィルターはデジタル実装のため、調整はクロックの立ち上がりエッジごとでのみ実行されます。DCO からは 8 つの出力位相が生成され、これが 4 つの位相インターポレーターに入力されます。各 PI からは、4 つの出力カウンターへの入力クロックがそれぞれ出力されます。カウンターは、デザインに応じてそれぞれ独立してプログラムできます。基準位相を供給する周波数制御ワード (FCW) は、周波数合成に使用する逓倍値を生成するための分周比コマンドです。したがって、MMCM とは異なり、個別のフィードバック カウンター/分周器はありません。

MMCM とは異なり、DPLL には分数分周用の SDM モジュールはありません。

図 1. DPLL のブロック図