次の表に、DPLL のポートを示します。
| ポート名 | I/O | 説明 |
|---|---|---|
| CLKIN1 | 入力 | 通常のクロック入力です。 |
| RST | 入力 | 非同期リセット信号です。RST 信号は DPLL の非同期リセットです。この信号がリリースされると、DPLL は同期して再び有効になります (つまり、DPLL の再イネーブル)。入力クロックの条件 (周波数など) が変更されるとリセットが必要です。 |
| PWRDWN | 入力 | インスタンシエートされた未使用の DPLL への電力供給を停止します。 |
| CLKOUT[0:3] | 出力 | ユーザー設定可能なクロック出力 (0 ～ 3) です。ユーザー制御可能な VCO 位相出力を 2 ～ 512 の範囲で分周したものです。出力クロックは (位相シフトしない限り) 互いに位相が揃っており、適切なフィードバック構成によって入力クロックとも位相が一致します。 |
| CLKIN_DESKEW | 入力 | 2 つの異なる CLKOUT ネットワーク間のクロック ネットワーク遅延のスキュー調整に使用する位相検出器 1 ブロックへのプライマリ クロック入力です。 |
| CLKFB_DESKEW | 入力 | クロック ネットワーク遅延のスキュー調整に使用する位相検出器 1 ブロックへのセカンダリ (フィードバック) クロック入力です。 |
| LOCKED_FB | 出力 | DPLL の位相があらかじめ定義されたウィンドウ内で揃い、周波数があらかじめ定義された PPM 範囲内で一致したことを示す DPLL からの出力です。電源投入後、DPLL は自動的にロックし、追加のリセットは不要です。入力クロックが停止した場合や、位相が揃わなくなった場合 (入力クロックの位相シフトなど)、LOCKED はディアサートされます。LOCKED がディアサートされた後は DPLL をリセットする必要があります。 |
| LOCKED1/2_DESKEW | 出力 | スキュー調整回路がロックしていることを示します。デザインで使用しているスキュー調整回路にのみ適用されます。未使用のスキュー調整回路のこの出力は無視してください。 |
| LOCKED | 出力 | DPLL が正しく動作するためにロックする必要のあるすべての機能がロック状態にあることを示します。つまり、LOCKED_FB と LOCKED1/2_DESKEW (使用している場合のみ) の論理積 (AND) です。 |
| DO[15:0] | 出力 | ダイナミック リコンフィギュレーション使用時に DPLL のデータ出力が現れます。 |
| DI[15:0] | 入力 | ダイナミック リコンフィギュレーションのデータ入力です。使用しない場合はすべてのビットを 0 にする必要があります。 |
| DADDR[6:0] | 入力 | ダイナミック リコンフィギュレーションのアドレス入力です。使用しない場合はすべてのビットを 0 にする必要があります。 |
| DRDY | 出力 | DRDY 出力は、DPLL のダイナミック リコンフィギュレーション機能の DEN 信号に対する応答信号です。 |
| DWE | 入力 | DI データの DADDR アドレスへの書き込みを制御するイネーブル信号です。使用しない場合は Low に接続する必要があります。 |
| DEN | 入力 | ダイナミック リコンフィギュレーション機能を使用するかを制御します。ダイナミック リコンフィギュレーション機能を使用しない場合は、Low に接続する必要があります。 |
| DCLK | 入力 | ダイナミック リコンフィギュレーション ポートの基準クロックです。 |
| PSCLK | 入力 | 位相シフト クロックです。 |
| PSEN | 入力 | 位相シフト イネーブルです。 |
| PSINCDEC | 入力 | 位相シフトの増減を制御します。 |
| PSDONE | 出力 | 位相シフト完了を示します。 |
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ヒント: クロッキング ウィザードによって生成されたポート名は、プリミティブで使用されるポート名と異なる場合があります。
ダイナミック リコンフィギュレーション ポートの説明は、ダイナミック リコンフィギュレーション ポート (DRP) を参照してください。その他のポートの説明は、MMCM の各ポートの説明 を参照してください。