クロッキング リソースの特長

Versal アーキテクチャのクロック リソースは、クロック配線およびクロック分配リソースに分配された専用のグローバル クロックを使用して、複雑なものからシンプルなものまでさまざまなクロッキング要件を管理します。Versal アーキテクチャのグローバル クロック ネットワークの構造は、AMD UltraScale™ ファミリとほぼ同じです。この構造は、クロック スパインを双方向のセグメント化されたネットワークとしており、多くの独立したクロック ネットワークをサポートします。また、低スキュー クロックにも低伝搬遅延クロックにも同じ構造を使用できます。

UltraScale のクロッキング アーキテクチャとの違いのほとんどは、スキューおよびジッター最小化の実現方法に関係し、基本的なアーキテクチャは変わっていません。クロック管理機能 (MMCM、XPLL、および DPLL) は、クロック周波数の合成、スキュー調整、およびジッター フィルター機能を提供します。ローカル配線などのクロック以外のリソースは、クロック機能の設計には推奨されていません。

• デバイスのコア部分はセグメント化されたクロック領域 (CR) の列 (カラム) と行 (ロウ) に分割されます。CR はタイル状に配列されています。CR には、コンフィギャラブル ロジック ブロック (CLB)、DSP エンジン、ブロック RAM、UltraRAM、インターコネクト、および関連するクロッキングが含まれます。右端および左端のカラムにはギガビット トランシーバー (タイプ Y または M) が配置されています。左下部には Arm® ベース プロセッシング システム (PS) があり、その中にはコンフィギュレーション、健全性監視 (ルート SYSMON)、セキュリティなど、システム全体の管理に関するさまざまなタスクを実行するプラットフォーム管理コントローラー (PMC) があります。一部のデバイスには、PS+PMC ブロックの上部に CCIX および PCIe® (CPM) 用のインターコネクトがあります。PCIe、Interlaken (ILKN)、100G マルチレート イーサネット MAC (MRMAC)、600G イーサネット MAC (DCMAC)、前方エラー訂正 (SD-FEC)、高密度 I/O (HDIO) など、その他のハード ブロック IP は、1 つの垂直ハードブロック IP カラムに位置しています。ネットワーク オン チップ (NoC) コンセプトをサポートするため、コア部分の上部と下部に水平 NoC カラムがあり、内部には垂直 NoC カラムが等間隔に埋め込まれています。高性能 I/O (XPIO) はデバイスの上部または下部にありますが、AI エンジンは上部にのみ存在します。下部には、XPIO のほかにハード メモリ コントローラーもあります。Versal デバイスにおけるこれら機能の実際の組み合わせは、個々のデバイスにより異なります。
• 過去 2 世代のデバイスとは異なり、Versal デバイスはフル CR とハーフ CR を実装しています。フル CR の高さは CLB 96 個分、DSP58 48 個分、通常はブロック RAM 24 個分、UltraRAM 24 個分で、中央には水平クロック スパイン (HCS) があります。ハーフ CR の高さはフル CR の半分で、下部に HCS があります。HCS には、水平方向の配線/分配リソース、リーフ クロック バッファー、およびクロック ネットワーク インターコネクトが含まれます。クロック バッファーは HCS に駆動します。存在する場合、HDIO の各 CR にはそれぞれ 22 個の HDIO が 2 バンクあります。
• 垂直ロジック クロック カラムは、プログラマブル ロジック (PL) 内部にあります。CR の境界の片側には垂直方向の配線、もう片側には BRAM カラムがあります。隣接する CR のペアは中央に垂直クロック カラムを持つ形で配置されます。GT の隣には GT クロック カラムがあります。HCS は従来同様、プログラマブル ロジック領域全体に広がる各 CR の中央にあります (ただし、下部に HCS があるハーフ CR は除く)。クロックは HCS を経由し、それぞれのクロック配線/分配リソースを使用して垂直および水平方向の接続を駆動します。
• 各 XPIO バンクの中央には 2 つの XPLL が組み込まれています。これらの XPLL は XPHY ロジック/XPIO および水平クロック ロウに直接接続し、BUFG リソースを駆動します。複数の XPLL を直接カスケード接続して、より幅の広いインターフェイスをサポートできます。
• DPLL は GT クロック カラムの左または右にあります。HDIO カラムがあるデバイスでは、DPLL はこのカラムの隣にもあります。
• ミックスド モード クロック マネージャー (MMCM) は XPIO バンクに隣接する水平クロック ロウにあり、MMCM の横には BUFGCE、BUFGCTRL、BUFGCE_DIV などの BUFG クロック バッファーがあります。各 MMCM サイトの隣には、MMCM とほぼ等価な機能として使用できる DPLL もあります。
• BUFG_GT は GT ブロックに隣接する同じクロック カラムにあり、水平および垂直方向のクロック配線を駆動します。
• BUFG_PS は PS/PMC ブロックに隣接するクロック領域にあり、水平方向と垂直方向のクロッキングを駆動できます。
• 水平方向のクロック配線/分配トラックは、横方向に CR を駆動します。垂直方向の配線/分配トラックは、縦方向に隣接した CR を駆動します。トラックは、水平方向、垂直方向とも CR の境界で分割できます。これにより、デバイス幅のグローバル クロックまたは可変サイズのローカル クロックが作成可能です。
• 分配トラックは、デバイス全体における同期エレメントのクロッキングを駆動します。このトラックは配線トラックで駆動するか、PHY のクロッキング構造によって直接駆動します。
• Versal アーキテクチャのクロック入力ピンは XPLL、BUFG、DPLL、および MMCM を駆動します。