クロック バッファーは、それぞれ目的のクロック ソースの近くにあります。XPIO の隣にある XPHY グローバル クロッキングには、BUFGCTRL、BUFGCE、BUFGCE_DIV のセットが複数含まれます。各セットは、XPIO バンクの 4 本の GC ピン、MMCM、XPLL、DPLL (いずれもデバイス下部のもの)、およびインターコネクトで駆動できます。HDIO カラムに隣接する 4 個の BUFG は、2 本の GC ピンで駆動できます。次に、クロック バッファーがデバイス全体の配線/分配リソースを駆動します。各 XPIO クロッキング ブロックには、24 個の BUFGCE、8 個の BUFGCTRL、4 個の BUFGCE_DIV があります。プログラマブル ロジック (PL) のクロック負荷または PL と XPIO のクロック負荷の組み合わせの駆動に使用できるのは、1 つの XPIO 領域の 24 個の BUFG のみです。XPIO クロック領域では、XPIO I/O ロジック用に最大 12 個の一意のクロックを使用できます。ハーフ バンクあたり最大 6 個のクロックが利用可能です。XPIO バンクは最大 9 個の XPHY ニブルで構成され、XPHY0 ～ 3 は片方の側、XPHY4 ～ 8 はもう片方の側に配置されます。AMD Versal™ XPIO バンクの構造の詳細は、 『Versal アダプティブ SoC SelectIO リソース アーキテクチャ マニュアル』 (AM010) を参照してください。HDIO クロッキング ブロックには BUFGCE のみが含まれます。BUFG_GT は水平方向の配線を経由して別のカラムの垂直方向の配線を駆動することも、自身のカラムの垂直方向の配線を直接駆動することもできます。
set_property CLOCK_REGION X4Y6 [get_cells {sys_clk_pll/inst/clkf_buf}]Versal アーキテクチャでは、BUFGCTRL マルチプレクサーおよびそのすべての派生バッファーを隣接するクロック バッファーにカスケード接続して、より大規模なマルチプレクサーを形成できます。この機能を使用して 8 個の BUFGMUX (BUFGCTRL マルチプレクサー) によるリングを構成できます。たとえば、BUFGCTRL1 には BUFGCTRL0 と BUFGCTRL2 からのフィードバックが入力され、BUFGCTRL1 からのフィードバックが BUFGCTRL0 と BUFGCTRL2 に入力されます。同様に、BUFGCTRL0 には BUFGCTRL7 と BUFGCTRL1 からのフィードバックが入力され、BUFGCTRL0 からのフィードバックが BUFGCTRL7 と BUFGCTRL1 に入力されます (ラップアラウンド)。
次の図に、カスケード接続された BUFGCTRL のブロック図を示します。
次のセクション以降では、クロック バッファーの各種構成、プリミティブ、使用モデルについて説明しています。