各デバイスには、各 I/O バンクに隣接する PHY の近くに MMCM、DPLL、および XPLL があります。MMCM ブロックは、1 つの MMCM と 1 つの DPLL で構成されます。これ以外にも、DPLL は HDIO および GT カラムの隣に配置されています。MMCM は主に幅広い周波数に対応した周波数シンクロナイザー回路として使用するブロックで、それ以外にも外部または内部クロック用のジッター フィルターとしての機能や、クロックのスキュー調整など、数多くの機能を備えています。DPLL も基本的な機能は MMCM および XPLL と類似しており、AMD Versal アダプティブ SoC の汎用インターコネクトへクロック出力を供給します。これは、スキュー調整アプリケーションにも使用できます。XPLL は、主に PHY I/O にクロックを供給する目的で使用します。デバイス内のほかのリソースにクロックを供給する目的でも使用できますが、その機能には制約があります。デバイスのクロック入力接続によって、複数のリソースから MMCM および XPLL に基準クロックを供給できます。
MMCM、DPLL、および XPLL には、ファイン (高精度な) 位相シフト機能がいずれの方向にも無制限で追加されており、これはダイナミック位相シフト モードで使用できます。MMCM と DPLL には、基準クロック周波数の整数倍以外の出力周波数を生成する分数フィードバック カウンター (分解能 26) もあります。
AMD LogiCORE™ IP Clocking Wizard は、MMCM、DPLL、および XPLL を用いた Versal アーキテクチャ デザインのクロック ネットワーク作成を容易にします。GUI インターフェイスを使用し、クロック ネットワークのパラメーターを収集します。クロッキング ウィザードは、適切なクロック リソースを選択した上で、クロック管理リソースおよび関連するクロック配線リソースを最適にコンフィギュレーションします。
MMCM、XPLL、および DPLL ブロックの機能と接続の詳細は、クロック管理機能 を参照してください。
クロック ツリーおよびバッファー
- 垂直方向のクロッキング スパインは、双対でバランスのとれたツリーとして構成されます。このため、水平方向のスパインへの遅延が均等になり、スタティック クロック ネットワークの遅延と一致します。
- アクティブ クロック スキュー調整は、スキュー補正によりジッターを最小化し、ダイ内および 2 つの SLR (Super Logic Region) 間のローカルおよびグローバル スキューを最小にします)。メッシュ ネットワーク スキュー調整によるクロック スキューの最小化 を参照してください。これは、クロック領域の境界で遅延を調整する位相検出器を使用したスキュー調整メッシュにより実現しています。
- リーフ クロックの EN ピンはなくなり、分周機能が追加されました。
次の図に、モノリシック デバイスのクロック バッファー リソースおよびクロック管理機能の相対的な位置を示します。
スタックド シリコン インターコネクト (SSI) テクノロジを使用した複数の SLR を持つ Versal デバイスもあります。次の図に、SSI テクノロジ デバイス (VC1502) を示します。SSI テクノロジ デバイスには、モノリシック デバイスよりも多くの垂直 NoC カラムがあります。また、SSI テクノロジ デバイスの下部 SLR には、上部 SLR よりも多くの水平クロック領域があります。
